并行ADC采样系统传输路径延时误差的通用校准方法技术方案

本发明专利技术提出了一种并行ADC采样系统传输路径延时误差的通用校准方法，旨在提供一种能够适应采样频率变化，修正多通道数据输入延时的通用方法。本发明专利技术通过下述技术方案予以实现：时钟和信号通过集成M通道的AD芯片配置为多通道输出，AD通过串行外设接口连接FPGA组成高速变采样率系统。AD对高速信号进行多通道并行采样实现第一级降速，FPGA采用串并转换原语或串并转换IP核进行串并转换实现第二级降速。FPGA配置AD发送测试序列后，启动校准指令和状态机，运行时延参数校准算法，将时延参数动态置入FPGA输入延时控制原语，对齐通道内和通道间所有数据线，AD退出测试序列输出实际信号，完成系统输入延时校准。

General calibration method of transmission path delay error in parallel ADC sampling system

【技术实现步骤摘要】
并行ADC采样系统传输路径延时误差的通用校准方法
本专利技术涉及高速并行接口的ADC器件与FPGA组成的高速变采样系统多路并行数据输入延时的对齐校准方法。技术背景目前,现代电子信号呈现出复杂化、多样性的特征,特别是宽带和非平稳特性的增长极为迅速,以扫频为主的频域测试仪器已经越来越难以满足宽带、瞬态信号的无缝测试要求。高精度采样已经成为现代时域测试仪器的瓶颈问题。采样速率、采样精度越高，对信号的还原能力越强，近几年ADC采样速率有了很大提高，但仍然难以兼顾高速与高精度问题，这是被现阶段的模拟器件制造工艺所限制的。随着数字化技术的推广，对模数转换器件ADC的采样速率以及采样精度提出了越来越高的要求，不但要求数据采集系统有高的采样率，还要有较高的采样精度。在实际应用中，对实时采样速率以及采样精度极高的依赖性，已经成为现代时域测试仪器的瓶颈问题。ADC的最大采样速率受限于它的分辨率：高采样速率要求较短的转换时间，而高分辨率则要求较长的转换时间，分辨率与采样速率之间是一对矛盾。两者之间的制约性成为了ADC技术发展缓慢的最主要因素；同时材料、芯片工艺等本文档来自技高网...

【技术保护点】
1.一种并行ADC采样系统传输路径延时误差的通用校准方法，具有如下技术特征：时钟源CLK和信号源S通过1个集成M通道高速模数转换AD芯片配置为多通道输出，AD芯片通过高速串行接口连接大规模可编程门阵列FPGA组成高速变采样率系统；AD芯片通过并行多通道模式将高速采样数据分组并行降速传输，实现第一级降速；通过配置相关寄存器使得各通道输出相位关系的并行采样数据和AD测试序列，FPGA采用高速串并转换原语ISERDES或串并转换IP核SelectIO将高速串行数据转换为并行数据，实现第二级降速；FPGA内置程序设置虚拟逻辑分析仪ILA，监测采样并行数据延时，搜寻各数据线上的最佳采样时刻，高速变采样率...

【技术特征摘要】
1.一种并行ADC采样系统传输路径延时误差的通用校准方法，具有如下技术特征：时钟源CLK和信号源S通过1个集成M通道高速模数转换AD芯片配置为多通道输出，AD芯片通过高速串行接口连接大规模可编程门阵列FPGA组成高速变采样率系统；AD芯片通过并行多通道模式将高速采样数据分组并行降速传输，实现第一级降速；通过配置相关寄存器使得各通道输出相位关系的并行采样数据和AD测试序列，FPGA采用高速串并转换原语ISERDES或串并转换IP核SelectIO将高速串行数据转换为并行数据，实现第二级降速；FPGA内置程序设置虚拟逻辑分析仪ILA，监测采样并行数据延时，搜寻各数据线上的最佳采样时刻，高速变采样率系统上电后或采样频率变换时，启动校准指令和时延自适应校准的状态机，运行时延参数校准算法，对多通道每比特BIT的时延参数进行修正，将时延参数动态置入FPGA延时控制语句，对齐通道内和通道间所有BIT，配置相关寄存器AD芯片退出测试序列输出真实的采样信号，完成校准过程，实现系统传输路径输入延时的校准。


2.如权利要求1所述的并行ADC采样系统传输路径延时误差的通用校准方法，其特征在于：高速变采样率系统包括硬件架构部分和软件实现部分，硬件架构部分包括：时钟源CLK、信号源S、集成M个通道高速模数转换AD芯片和大规模可编程门阵列FPGA。其中，时钟源的频率不得超过系统的最高采样率fs。


3.如权利要求2所述的并行ADC采样系统传输路径延时误差的通用校准方法，其特征在于：整个硬件架构采用两级降速设计，AD芯片通过并行多通道模式对高速数据分组并行采样，实现第一级降速；FPGA采用高速串并转换原语ISERDES或串并转换IP核SelectIO将高速串行数据转换为低速并行数据，实现第二级降速。


4.如权利要求3所述的并行ADC采样系统传输路径延时误差的通用校准方法，其特征在于：第一级降速设计由AD芯片完成，通过FPGA配置AD芯片为多通道输出模式，FPGA配置AD芯片多通道输出数量M，ADC1、ADC2、ADC3···ADCM通道之间的相位关系分别对应0*360°/M、1*360°/M、2*360°/M···(M-1)*360°/M，每个通道的采样率为系统采样率的1/M，实现第一级降速。


5.如权利要求3所述的并行ADC采样系统传输路径延时误差的通用校准方法，其特征在于：第二级降速设计由FPGA完成，通过高速串并转换ISERDES原语或串并转换IP核SelectIO，将ADC1、ADC2、ADC3···ADCM多通道高速串行数据转换为并行数据；设单通道串并转换输出数量N即ADC1对应的串行输出转换后并行支路即为Serdes_1、Serdes_M+1···Serdes_(N-1)M+1，则每条支路的采样率为系统采样率的1/(M*N)，实现第二级降速。


6.如权利要求5所述的并行ADC采样系统传输路径延时误差的通用校准方法，其特征在于：在整个并行数据采样过程中：ADC高速采样系统首先开启电源，AD芯片供电稳定，FPGA供电正常，加载程序成功并正常工作；然后，在FPGA程序中设置虚拟IO(VIO)，对AD芯片进行配置，配置AD并行输出的通道数量，对多通道进行同步并配置发送测试序列，接着，FPGA程序中对多通道数据进行串并转换，设置虚拟逻辑分析仪ILA，观测多通道数据输出每BIT时延值和并行多路的测试序列；最后，所有数据线对齐后配置AD退出测试序列输出实际的采样信号，可导出并行多路数据，实测分析并行多路所得的采样信号皆为均匀采样：
Serdes_1输出信号为s1(n)＝{s1(0),s1(1),…,s1(N-1)},n＝0,1,2,…,(N-1)；
Serdes_2输出信号为s2(n)＝{s2(0),s2(1),…,s2(N-1)},n＝0,1,2,…,(N-1)；
...
Serdes_M输出信号为sM(n)＝{sM(0),sM(1),…,sM(N-1)},n＝0,1,2,…,(N-1)；
…
Serdes_NM输出信号为SNM(n)＝{SNM(0),sNM(1),…,sNM(N-1)},n＝...

【专利技术属性】
技术研发人员：胡洪，马力科，张晓波，唐洪军，吴江，
申请(专利权)人：西南电子技术研究所中国电子科技集团公司第十研究所，
类型：发明
国别省市：四川;51