【技术实现步骤摘要】
一种基于SOI衬底的TVS器件及其制造方法
本专利技术涉及一种半导体器件工艺制造的
，尤其是一种基于SOI衬底的TVS器件及其制造方法。
技术介绍
TVS（瞬态电压抑制器）器件是一种钳位过压保护器件，它能够在很短的时间内将浪涌电压固定在一个比较低的电压水平，使后端集成电路免受过浪涌电压的冲击，避免其损坏坏。TVS器件主要应用在各类接口电路当中，如手机、平板、电视机、电脑主机中均有大量TVS保护器件。目前随着集成电路IC不断向小型化、低电压、低功耗的方向发展，对相应的TVS保护器件也提出了相应的性能要求，即要求TVS的钳位电压尽可能的低，同时漏电流和电容也不能有明显的增大。如本申请人专利号：201510886621.9涉及一种基于SOI基底的低漏电低电容TVS阵列及其制备方法，基于SOI基底的低漏电低电容TVS阵列包括：n型的SOI基底、p+区、n+区、p区、氮化硅隔离、电极，所述的n型SOI基底由Si衬底、SiO2层和n型Si三层结构构成，在P型和/或N型Si衬底上通过扩散或离子注入形成高掺杂PN结，形成PN结...
【技术保护点】
1.一种基于SOI衬底的TVS器件，采用SOI衬底，其特征在于，基本单元由二氧化硅埋层和二氧化硅槽构成隔离层，所述的二氧化硅埋层表面依序有第一二氧化硅深槽、第一N-区、N+区、第二二氧化硅深槽、第二N-区、NW区和第三二氧化硅深槽，其中，/n所述的二氧化硅埋层厚度不小于6000Å；在第一、第二N-区表面并列设有掺杂第一P-区、第一二氧化硅浅槽、第二P-区、第二二氧化硅浅槽，且分别在第一、二P-区表面掺杂形成有第一、二P+区，构成二个结构相同且由P+/P-/N-区构成的降电容二极管一、二，且第一、二P+区二侧均有二氧化硅槽隔离；/n在NW区表面形成有掺杂第三P+区，由NW/第...
【技术特征摘要】
1.一种基于SOI衬底的TVS器件，采用SOI衬底，其特征在于，基本单元由二氧化硅埋层和二氧化硅槽构成隔离层，所述的二氧化硅埋层表面依序有第一二氧化硅深槽、第一N-区、N+区、第二二氧化硅深槽、第二N-区、NW区和第三二氧化硅深槽，其中，
所述的二氧化硅埋层厚度不小于6000Å；在第一、第二N-区表面并列设有掺杂第一P-区、第一二氧化硅浅槽、第二P-区、第二二氧化硅浅槽，且分别在第一、二P-区表面掺杂形成有第一、二P+区，构成二个结构相同且由P+/P-/N-区构成的降电容二极管一、二，且第一、二P+区二侧均有二氧化硅槽隔离；
在NW区表面形成有掺杂第三P+区，由NW/第三P+区构成TVS管，第三P+区截面大于第一、二P+区的截面，且第三P+区二侧由第二二氧化硅深槽、第三二氧化硅浅槽隔离；
在第一和三P+区上表面有金属接地端，在N+和第二P+上表面有金属IO端，上表面其他部分由钝化层覆盖隔离。
2.根据权利要求1所述的基于SOI衬底的TVS器件，其特征在于，所述的N-区优选的电阻率50~100Ω*cm，N-层厚度为2~8μm。
3.根据权利要求1所述的基于SOI衬底的TVS器件，其特征在于，所述的二氧化硅深槽的深度为2~8μm，宽度为1~2μm。
4.根据权利要求1所述的基于SOI衬底的TVS器件，其特征在于，所述的二氧化硅浅槽深度在0.5~1μm，宽度为1~3μm。
5.根据权利要求1所述的基于SOI衬底的TVS器件，其特征在于，所述的NW区注入元素为磷，注入剂量为1E12~1E13cm-2，注入能量为80~120Ke。
6.根据权利要求1所述的基于SOI衬底的TVS器件，其特征在于，所述的N+区注入元素为磷或者砷，注入剂量为1E15~1E16cm-2，注入能量为80~120KeV。
7.根据权利要求1所述的基于SOI衬底的TVS器件，其特征在于，所述的P-区注入元素为硼，注入剂量为5E12~5E13cm-2，注入能量为80~100KeV，且P-结深小于或等于二氧化硅浅槽的深度。
8.根据权利要求1所述的基于SOI衬底的TVS器件，其特征在于，所述的P+区注入元素为硼或二氟化硼，注入剂量为1E15~1E16cm-2，注入能量为40~50KeV，P+结深小于二氧化硅浅槽的深度。
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【专利技术属性】
技术研发人员：蒋骞苑，苏海伟，赵德益，赵志方，吕海凤，张啸，王允，张彩霞，
申请(专利权)人：上海维安半导体有限公司，
类型：发明
国别省市：上海;31
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