一种通用闪存存储器主机端芯片装置以及设备制造方法及图纸

本发明专利技术公开了一种通用闪存存储器主机端芯片装置以及设备。其中，所述装置包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样支持的最高容量是1*n颗的通用闪存存储器UFS从设备或2*n颗通用闪存存储器UFS从设备的容量之和，能达到的最高性能是2路接口并行的读写性能，能够实现提高支持的最高容量，同时又提高了读写性能。

A general flash memory host chip device and equipment

【技术实现步骤摘要】
一种通用闪存存储器主机端芯片装置以及设备
本专利技术涉及存储
，尤其涉及一种通用闪存存储器主机端芯片装置以及设备。
技术介绍
UFS(UniversalFlashStorage，通用闪存存储器)主机端芯片装置是指所有能读写通用闪存存储器的芯片，包括将UFS接口转换成其他接口的接口转换芯片例如UFS读卡器等。现有的通用闪存存储器UFS主机端芯片装置，一般包括负责UFS协议解析的数字电路模块和负责高速信号处理的模拟电路模块即UFS物理层(PHY)模块。该数字电路模块和该UFS物理层模拟电路模块这两个模块之间通过RMMI(ReferenceM-PHYMODULEInterface，参考M-PHY模块接口)连接，该UFS物理层模拟电路模块会提供连接UFS存储器的高速差分信号接口。现有的UFS标准规范定义的UFS主机和UFS从设备都是可以支持1路或2路UFS通信接口，那么一个UFS主机最多可以连接2颗支持1路接口的UFS从设备，支持的最高容量就是2颗UFS从设备的总容量。为了达到最高的性能，一个UFS主机可以连接一颗支持2路接口的UFS从设备，最高性能就是2路接口并行的读写性能。但是，专利技术人发现现有技术中至少存在如下问题：现有的通用闪存存储器UFS主机端芯片装置，只支持连接一颗或两颗通用闪存存储器，支持的最高容量有限制。
技术实现思路
有鉴于此，本专利技术的目的在于提出一种通用闪存存储器主机端芯片装置以及设备，能够实现提高支持的最高容量，同时又提高了读写性能。>根据本专利技术的一个方面，提供一种通用闪存存储器主机端芯片装置，包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块。其中，所述一数字电路模块与所述至少两个通用闪存存储器物理层模块相串联连接。其中，所述通用闪存存储器主机端芯片装置，还包括：一多路选择器；所述至少两个通用闪存存储器物理层模块的参考M-PHY模块接口经过所述多路选择器之后连接到所述数字电路模块的参考M-PHY模块接口。其中，所述通用闪存存储器主机端芯片装置还包括至少一个用于通用闪存存储器协议解析的数字电路模块，所述至少一个数字电路模块与所述一数字电路模块是相同的电路模块，所述至少一个数字电路模块与所述一数字电路模块相加的和与所述至少两个通用闪存存储器物理层模块的数量相同，所述至少一个数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相连接，所述一数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相连接。其中，所述至少一个数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相并联连接，所述一数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相并联连接。其中，所述通用闪存存储器主机端芯片装置还包括至少一个用于通用闪存存储器协议解析的数字电路模块，所述至少一个数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，所述一数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接。其中，所述一数字电路模块与至少一个通用闪存存储器物理层模块采用并联和串联相结合的混合连接方式相连接，所述至少一个数字电路模块与至少一个通用闪存存储器物理层模块采用并联和串联相结合的混合连接方式相连接。其中，所述一数字电路模块连接的通用闪存存储器物理层模块的数量与所述至少一个数字电路模块中的每一个数字电路模块连接的通用闪存存储器物理层模块的数量相同。根据本专利技术的另一个方面，提供一种通用闪存存储器主机端芯片设备，其特征在于，包括如上述任意一项所述的通用闪存存储器主机端芯片装置。可以发现，以上方案，该通用闪存存储器主机端芯片装置可以包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样支持的最高容量是1*n颗的UFS从设备或2*n颗UFS从设备的容量之和，能达到的最高性能是2路接口并行的读写性能，能够实现提高支持的最高容量，。进一步的，以上方案，通用闪存存储器主机端芯片装置还可以包括至少一个用于通用闪存存储器协议解析的数字电路模块，该至少一个数字电路模块与该一数字电路模块是相同的电路模块，该至少一个数字电路模块与该一数字电路模块相加的和与该至少两个通用闪存存储器物理层模块的数量相同，该数字电路模块与该通用闪存存储器物理层模块一对一相连接，，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样能达到的最高性能是2*n路接口并行的读写性能，支持的最高容量是1*n颗UFS从设备或2*n颗UFS从设备的容量之和，能够实现提高支持的最高容量，同时又提高了读写性能。进一步的，以上方案，该通用闪存存储器主机端芯片装置还可以包括至少一个用于通用闪存存储器协议解析的数字电路模块，该至少一个数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，该一数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，假设该通用闪存存储器主机端芯片装置里有n个数字电路模块，该n个数字电路模块中的每个数字电路模块都有m个UFS物理层模块通过多路选择器连接，这样能达到的最高性能是2*n路接口并行，能支持的最高容量是1*m*n颗UFS从设备或2*m*n颗UFS从设备的容量之和，，能够实现提高支持的最高容量，同时又提高了读写性能。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术通用闪存存储器主机端芯片装置一实施例的结构示意图；图2是本专利技术通用闪存存储器主机端芯片装置另一实施例的结构示意图；图3是本专利技术通用闪存存储器主机端芯片装置又一实施例的结构示意图。具体实施方式下面结合附图和实施例，对本专利技术作进一步的详细描述。特别指出的是，以下实施例仅用于说明本专利技术，但不对本专利技术的范围进行限定。同样的，以下实施例仅为本专利技术的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。本专利技术提供一种通用闪存存储器主机端芯片装置，能够实现提高支持的最高容量。请参见图1，图1是本专利技术通用闪存存储器主机端芯片装置一实施例的结构示意图。本实施例中，该通用闪存存储器主机端芯片装置10包括一用于通用闪存存储器协议解析的数字电路模块11和至少两个用于处理高速信号的通用闪存存储器物理层模块12。可选地，该一数字电路模块11与该至少两个通用闪存存储器物理层模块12相串联连接。可选地，该通用闪存存储器主机端芯片装置10，还可以包括：一多路选择器(图中未标示)；该至少两个通用闪存存本文档来自技高网...

【技术保护点】
1.一种通用闪存存储器主机端芯片装置，其特征在于，包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块。/n

【技术特征摘要】
1.一种通用闪存存储器主机端芯片装置，其特征在于，包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块。


2.如权利要求1所述的通用闪存存储器主机端芯片装置，其特征在于，所述一数字电路模块与所述至少两个通用闪存存储器物理层模块相串联连接。


3.如权利要求1所述的通用闪存存储器主机端芯片装置，其特征在于，所述通用闪存存储器主机端芯片装置，还包括：
一多路选择器；
所述至少两个通用闪存存储器物理层模块的参考M-PHY模块接口经过所述多路选择器之后连接到所述数字电路模块的参考M-PHY模块接口。


4.如权利要求1所述的通用闪存存储器主机端芯片装置，其特征在于，所述通用闪存存储器主机端芯片装置还包括至少一个用于通用闪存存储器协议解析的数字电路模块，所述至少一个数字电路模块与所述一数字电路模块是相同的电路模块，所述至少一个数字电路模块与所述一数字电路模块相加的和与所述至少两个通用闪存存储器物理层模块的数量相同，所述至少一个数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相连接，所述一数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相连接。


5.如权利要求4所述的通用闪存存储器主机端芯片装...

【专利技术属性】
技术研发人员：李虎，李国强，
申请(专利权)人：深圳市德名利电子有限公司，
类型：发明
国别省市：广东;44