DCT/IDCT乘法器电路优化方法及应用技术

本发明专利技术公开了DCT/IDCT乘法器电路优化方法及应用，涉及数字视频编解码技术领域。用于HEVC标准下的DCT/IDCT装置，包括优化处理模块，用于根据获取的集合A和类型N信息，采集每个类型所包含的行号以及对应的集合A中的元素，将每个类型对应的集合A中的所有元素作为一组，对该类型中的元素依次进行减法优化和最大相关优化；所述最大相关优化，是在判定元素实现时能够利用所在组中任意元素实现时的乘法电路中的过程变量来减小加法器总数量时，将该过程变量作为相关项，针对每个类型的所有元素，获取出现次数最多的相关项作为最大相关项来实现相关元素的乘法电路。本发明专利技术有效地降低了硬件资源消耗，并提高了运算效率。

DCT / IDCT multiplier circuit optimization method and Application

【技术实现步骤摘要】
DCT/IDCT乘法器电路优化方法及应用
本专利技术涉及数字视频编解码

技术介绍
视频编解码技术是构建视频和播放视频的主要技术，是所有视频类应用的根本技术。随着国家在4K超清电视领域相关政策发布，和AI在视频图像领域的大量应用。视频图像获取设备、通信网络以及多媒体技术得以迅速发展，在经济、安全、科研和民生中发挥着越来越重要的作用。同时,不断变大的视频规模对视频编解码技术的实现过程提出了巨大的挑战，比如数据量巨大的视频图像数据给存储和传输也带来了很多问题。目前,国际上已经提出了多种视频编解码技术标准，比如MPEG1/2/4，H.263/264，HEVC。HEVC全称为HighEfficiencyVideoCoding（也称为H.265），是由JCT-VC小组2010年开始制订并逐渐完善，是当前应用较广的视频编解码技术标准。相比之前的标准，使用HEVC标准的算法能够在视频编解码过程中具有更高的压缩比的同时，支持到处理更大分辨率视频流(4K全高清)。其中，离散余弦变换（DCT）及其逆变换（IDCT）是视频的编解码运算中最基本也是最常本文档来自技高网...

【技术保护点】
1.一种用于HEVC标准下的DCT/IDCT乘法器电路优化方法,其特征在于包括步骤:/n采集参与运算的二维转化矩阵C中的每行元素，对常数矩阵C进行初始化处理，所述初始化处理为对矩阵C每行的元素取绝对值,剔除相同的元素后形成集合A；/n基于预设分类规则，将常数矩阵C和离散正弦变换矩阵按行信息分类为N个类型；/n根据前述集合A和类型N，采集每个类型所包含的行号以及对应的集合A中的元素，将每个类型对应的集合A中的所有元素作为一组进行乘法器组结构优化，所述乘法器组结构优化包括对该类型中的元素依次进行减法优化和最大相关优化；所述减法优化，是在判定元素实现时使用减法器能够减少所需加法器的总数量时选择减法器...

【技术特征摘要】
1.一种用于HEVC标准下的DCT/IDCT乘法器电路优化方法,其特征在于包括步骤:
采集参与运算的二维转化矩阵C中的每行元素，对常数矩阵C进行初始化处理，所述初始化处理为对矩阵C每行的元素取绝对值,剔除相同的元素后形成集合A；
基于预设分类规则，将常数矩阵C和离散正弦变换矩阵按行信息分类为N个类型；
根据前述集合A和类型N，采集每个类型所包含的行号以及对应的集合A中的元素，将每个类型对应的集合A中的所有元素作为一组进行乘法器组结构优化，所述乘法器组结构优化包括对该类型中的元素依次进行减法优化和最大相关优化；所述减法优化，是在判定元素实现时使用减法器能够减少所需加法器的总数量时选择减法器方案；所述最大相关优化，是在判定元素实现时能够利用所在组中任意元素实现时的乘法电路中的过程变量来减小加法器总数量时，将该过程变量作为相关项，针对每个类型的所有元素，获取出现次数最多的相关项作为最大相关项，利用该最大相关项实现相关元素的乘法电路；
根据优化处理模块的优化结果，输出多种优化方案及其对应的方案信息供用户选择，所述方案信息包括加减法器总数量和/或加法器级数。


2.根据权利要求1所述的方法，其特征在于：进行减法优化时，对于一个元素，相比于使用全加法器实现所需的加法器总和，通过部分或全部减法器实现所需的加法器和减法器的总和小于前述加法器总和时，选择减法器方案。


3.根据权利要求1所述的方法，其特征在于：进行乘法器组结构优化的步骤为,
步骤11，将集合A中的所有元素转化为二进制序列,令i=0，设置输入数据b0,令X=Ai，t，0b0；
步骤12，设置令l=0，t=0；
步骤13，判断二进制序列中是否存在7-l个连续1，判定为是的情况下执行步骤14，否则直接执行步骤15；
步骤14，修改Ai，t，0，即二进制序列中所有连续7-l个1的bit位置0；令t++，bt=b0·（27-l-1），生成新的二进制矩阵序列Ai，t，t，Ai，t，t二中的1与Ai，t-1，0中连续为1的最低bit位对应，其乘积表示结果为

；
步骤15，令l++，判断l是否大于i；判定l>i时，执行步骤16，否则返回步骤13；
步骤16，获取矩阵二进制序列中的最大相关项，即获取出现次数最多的2k·bm+bn，m∈[0,t],n∈[0,t],k∈[1,7]；令出现次数为T；
步骤17，判断T是否非0；判定为是时，执行步骤18，否则直接执行步骤19；
步骤18，修改Ai，t，m和Ai，t，n，即剔除最大相关项的因数；令t++，bt=2k·bm+bn，生成的新二进制矩阵序列Ai，t，t，Ai，t，t与Ai，t-1，n中的bn位置对应，其乘积表示结果为

；
步骤19，生成第i种方案，令i++；
步骤20，判断i是否大于5，判定i>5时输出优化结果，否则返回步骤12。


4.根据权利要求1所述的方法，其特征在于：通过图表形式输出所有优化方案及其方案信息。


5.一种利用权利要求3所述方法优化的乘法器电路，其特征在于：所述电路的加法器最大级数为2级。


6.一种用于HEVC标准下的DCT/IDCT装置，其特征在于：包括预处理模块、优化处理模块和方案...

【专利技术属性】
技术研发人员：占坤，张云，韦虎，雷理，
申请(专利权)人：眸芯科技上海有限公司，
类型：发明
国别省市：上海;31