减少延迟错误校正解码制造技术

公开了用于使用减少延迟符号错误纠正解码器执行减少延迟错误解码的系统，方法和计算机可读介质，该解码器利用枚举的并行乘法代替除法，并用常数乘法代替一般乘法。使用并行乘法代替除法可以提供减少延迟，并且用常数乘法代替一般乘法允许逻辑减少。另外，减少符号错误纠正解码器可以利用解码项共享，这可以产生解码器逻辑的进一步减少和进一步的延迟改进。

Reduce delay error correction decoding

【技术实现步骤摘要】
【国外来华专利技术】减少延迟错误校正解码相关申请的交叉引用本申请要求2017年6月16日提交的申请号为No.62/521,128的美国临时申请的权益，其内容通过引用结合于此。
技术介绍
错误纠正码(ECC)用于以冗余方式对消息进行编码，以便控制在不可靠或嘈杂的通信信道上的数据传输中的错误。随着计算机系统变得越来越密集和复杂，通常在成本、性能、密度、可靠性、可用性，以及可维护性(RAS)之间进行权衡。所使用的错误纠正码类型可以影响所做出的权衡的类型。例如，对于大型高速缓存设计，可以以与错误纠正相关联的高延迟为代价来实现增加的密度。
技术实现思路
在本公开的一个或多个示例实施例中，公开了一种用于对包括一组输入符号的接收码字执行减少延迟错误解码的计算机实现的方法。该方法包括确定与该接收码字相关联的第一校验子，第二校验子和第三校验子，并确定第一校验子，第二校验子或第三校验子中的至少一个是非零。该方法还包括确定一组常数乘数并将第一校验子与该组常数乘数中的每个常数乘数相乘以生成一组乘积。该方法还包括至少部分地基于该组乘积确定第一条件相对于第二校验子被满足并且确定第二条件相对于第三校验子被满足。然后，至少部分地基于第一条件和第二条件被满足来识别该接收码字中包含一个或多个比特错误的单个输入符号，并且校正该单个输入符号中的该一个或多个比特错误以获得原始码字。在本公开的一个或多个示例实施例中，公开了用于对包括一组输入符号的接收码字执行减少延迟错误解码的系统。该系统包括至少一个存储器和至少一个处理器。存储器存储计算机可执行指令。处理器被配置为访问该至少一个存储器并执行计算机可执行指令以执行一组操作。所述操作包括确定与该接收码字相关联的第一校验子，第二校验子和第三校验子，并确定第一校验子，第二校验子或第三校验子中的至少一个是非零的。该操作还包括确定一组常数乘数并将第一校验子与该组常数乘数中的每个常数乘数相乘以生成一组乘积。该操作还包括至少部分地基于该组乘积确定第一条件相对于第二校验子被满足并确定第二条件相对于第三校验子被满足。然后，至少部分地基于第一条件和第二条件被满足来识别该接收码字中包含一个或多个比特错误的单个输入符号，并且校正该单个输入符号中的该一个或多个比特错误以获得原始码字。在本公开的一个或多个示例实施例中，公开了用于对包括一组输入符号的接收码字执行减少延迟错误解码的计算机程序产品。该计算机程序产品包括可由处理电路读取的存储介质。存储介质存储可由处理电路执行的指令，以执行方法。该方法包括确定与该接收码字相关联的第一校验子，第二校验子和第三校验子，并确定第一校验子，第二校验子或第三校验子中的至少一个是非零。该方法还包括确定一组常数乘数并将第一校验子与该组常数乘数中的每个常数乘数相乘以生成一组乘积。该方法还包括至少部分地基于该组乘积确定第一条件相对于第二校验子被满足并且确定第二条件相对于第三校验子被满足。然后，至少部分地基于第一条件和第二条件被满足来识别该接收码字中包含一个或多个比特错误的单个输入符号，并且校正该单个输入符号中的该一个或多个比特错误以获得原始码字。附图说明参考附图阐述详细描述。提供附图仅用于说明的目的，并且仅描绘了本公开的示例实施例。提供附图是为了便于理解本公开，并且不应视为限制本公开的广度，范围或适用性。在附图中，附图标记的最左边的数字标识附图标记首次出现的附图。使用相同的附图标记表示相似但不一定相同的部件或同一个部件。然而，不同的附图标记也可用于识别类似的组件。各种实施例可以利用除附图中示出的元件或组件之外的元件或组件，并且一些元件和/或组件可以不存在于各种实施例中。取决于上下文，用于描述组件或元件的单数术语可以包含多个这样的组件或元件，反之亦然。图1是示出传统的里德-所罗门(Reed-Solomon)解码过程的示意性框图。图2是示出了根据本公开的一个或多个示例实施例的减少延迟错误解码过程的示意性框图。图3A是示出根据本公开的一个或多个示例实施例的用于实现减少延迟错误解码过程的逻辑的示意图。图3B是示出根据本公开的一个或多个示例实施例的图3A中的逻辑可以如何用于实现解码项共享的附加示意图。图4是根据本公开的一个或多个示例实施例的被配置为实现减少延迟错误解码过程的组件的示意性框图。图5是根据本公开的一个或多个示例实施例的示出示例L4高速缓存结构的示意性框图。图6是根据本公开的一个或多个示例实施例的示出示例L3高速缓存结构的示意性框图。图7是根据本公开的一个或多个示例实施例的说明性减少延迟错误解码过程的过程流程图。图8是被配置为实现本公开的一个或多个示例实施例的说明性网络化体系结构的示意图。具体实施方式本公开的示例实施例包括，用于使用改进的减少延迟符号错误纠正解码器来执行符号错误解码和纠正的系统，方法，计算机可读介质，技术和方法等。在某些示例实施例中，减少延迟符号错误纠正解码器可以是改进的里德-所罗门(RS)解码器，其利用枚举的并行乘法代替除法，并用常数乘法代替一般乘法。使用并行乘法代替除法可以提供减少延迟，特别是对于少量符号。此外，用常数乘法代替一般乘法允许逻辑减少和减少延迟。另外，在某些示例实施例中，减少符号错误纠正解码器可以利用解码项共享，其可以产生解码器逻辑的显着进一步减少并且进一步改善延迟。RS码是一组错误纠正码，其属于非二进制循环错误纠正码的类。RS码基于有限域上的单变量多项式。RS码的类可以包括例如单错误纠正(SEC)/双错误检测(DED)码，其能够检测和校正具有一个或多个比特错误的单个符号并且检测但不校正其中每个符号有一个或多个比特错误的两个符号。可以在伽罗瓦域(GF)(2n)上定义使用n比特符号的RS码，其最大码长度为2n–1个符号。例如，可以在GF(29)上定义使用9比特符号的RS码，其最大码长度为512-1＝511个符号。每个有限域具有本原(primitive)元素α，其幂表示所有非零字段元素。特别地，当被视为多项式C(x)时，SEC/DEDRS码中的每个码字C满足C(1)＝0；C(α)＝0；C(α2)＝0。更具体地，码字C的每个符号可以被视为多项式C(x)的系数。例如，在本公开的示例实施例中，码字C可以包括15个数据符号和3个校验/奇偶校验符号。然后如下给出多项式C(x)：C(x)＝[符号1]+[符号2]x+[符号3]x2+……+[符号18]x17。RS码的特性是：假设码字C中不存在错误，则存在值1,α和α2，每个值为多项式C(x)产生零值。多项式C(x)在值1，α和α2处的值可以称为校验子，并且可以如下给出：S0＝C(1)；S1＝C(α)；S2＝C(α2)。校验子可以具有与码字C的符号相同的比特长度。当S0＝S1＝S2＝0，假设码字C中不存在错误。然而，如果一个或多个符号错误已被引入到码字C，则对于多项式C(x)，值1，α或α2中的一个或多个可能不再产生零值。也就是说，如果R是原始码字C与在传输期间引入C的任何错误之和，则由R(1)，R(α)和R(α2)分别给出的校验子S1，S2或本文档来自技高网...

【技术保护点】
1.一种计算机实现的方法，用于对包括一组输入符号的接收码字执行减少延迟错误解码，所述方法包括：/n确定与所述接收码字相关联的第一校验子，第二校验子和第三校验子；/n确定所述第一校验子，所述第二校验子或所述第三校验子中的至少一个是非零；/n确定一组常数乘数；/n将所述第一校验子与所述一组常数乘数中的每个常数乘数相乘以生成一组乘积；/n至少部分地基于所述一组乘积确定第一条件相对于所述第二校验子被满足；/n确定第二条件相对于所述第三校验子被满足；/n至少部分地基于所述第一条件和所述第二条件被满足，识别所述接收码字中包含一个或多个比特错误的单个输入符号；以及/n校正所述单个输入符号中的所述一个或多个比特错误以获得原始码字。/n

【技术特征摘要】
【国外来华专利技术】20170616 US 62/521,128;20171204 US 15/830,5261.一种计算机实现的方法，用于对包括一组输入符号的接收码字执行减少延迟错误解码，所述方法包括：
确定与所述接收码字相关联的第一校验子，第二校验子和第三校验子；
确定所述第一校验子，所述第二校验子或所述第三校验子中的至少一个是非零；
确定一组常数乘数；
将所述第一校验子与所述一组常数乘数中的每个常数乘数相乘以生成一组乘积；
至少部分地基于所述一组乘积确定第一条件相对于所述第二校验子被满足；
确定第二条件相对于所述第三校验子被满足；
至少部分地基于所述第一条件和所述第二条件被满足，识别所述接收码字中包含一个或多个比特错误的单个输入符号；以及
校正所述单个输入符号中的所述一个或多个比特错误以获得原始码字。


2.根据权利要求1所述的计算机实现的方法，其中，确定所述第一条件相对于所述第二校验子被满足包括：确定所述一组乘积中的第一乘积等于所述第二校验子，其中，所述第一乘积包括所述第一校验子与所述一组常数乘数中的特定常数乘数的乘法。


3.根据权利要求2所述的计算机实现的方法，其中，确定所述第二条件相对于所述第三校验子被满足包括：确定所述特定常数乘数与所述第二校验子的乘积等于所述第三校验子。


4.根据权利要求2所述的计算机实现的方法，其中，所述特定常数乘数是第一常数乘数，其中，确定所述第二条件相对于所述第三校验子被满足包括：确定所述一组乘积中的第二乘积等于所述第三校验子，其中，所述第二乘积包括所述第一校验子与已经包含在所述一组常数乘数中的第二常数乘数的乘法。


5.根据权利要求1所述的计算机实现的方法，还包括：生成包括所述一组输入符号作为系数的多项式，其中，确定所述第一校验子包括计算所述多项式在值1处的第一值，确定所述第二校验子包括计算所述多项式在值α处的第二值，确定所述第三校验子包括计算所述多项式在值α2处的第三值，其中，所述特定常数乘数是α提高到幂p的值，其中，p表示所述单个输入符号在所述接收码字中的位置。


6.根据权利要求1所述的计算机实现的方法，其中，校正所述单个输入符号中的所述一个或多个比特错误包括：将所述第一校验子与所述单个输入符号进行异或。


7.根据权利要求1所述的计算机实现的方法，其中，确定所述一组常数乘数包括：确定候选位置的序列，其中，所述序列中的每个候选位置的相应两倍包含在所述序列中。


8.一种用于对包括一组输入符号的接收码字执行减少延迟错误解码的系统，所述系统包括：
至少一个存储器，其存储计算机可执行指令；以及
至少一个处理器，其被配置为访问所述至少一个存储器并执行所述计算机可执行指令以：
确定与所述接收码字相关联的第一校验子，第二校验子和第三校验子；
确定所述第一校验子，所述第二校验子或所述第三校验子中的至少一个是非零；
确定一组常数乘数；
将所述第一校验子与所述一组常数乘数中的每个常数乘数相乘以生成一组乘积；
至少部分地基于所述一组乘积确定第一条件相对于所述第二校验子被满足；
确定第二条件相对于所述第三校验子被满足；
至少部分地基于所述第一条件和所述第二条件被满足，识别所述接收码字中包含一个或多个比特错误的单个输入符号；以及
校正所述单个输入符号中的所述一个或多个比特错误以获得原始码字。


9.根据权利要求8所述的系统，其中，所述至少一个处理器被配置为通过执行确定所述一组乘积中的第一乘积等于所述第二校验子的计算机可执行指令，确定所述第一条件相对于所述第二校验子被满足，其中，所述第一乘积包括所述第一校验子与所述一组常数乘数中的特定常数乘数的乘法。


10.根据权利要求9所述的系统，其中，所述至少一个处理器被配置为通过执行确定所述特定常数乘数与所述第二校验子的乘积...

【专利技术属性】
技术研发人员：P·J·米尼，B·特拉格，G·D·吉尔达，A·奥尼尔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US