利用多层栅极隔离减少隔离物图案化过程中半导体鳍片的腐蚀制造技术

提供了包括多层栅极隔离的FinFET器件，以及制造FinFET器件的方法，其中在形成栅极隔离时，利用多层栅极隔离来防止或最小化垂直半导体鳍的腐蚀。例如，一种用于制造半导体器件的方法，包括：在FinFET器件的垂直半导体鳍的一部分上形成伪栅极结构；以及在伪栅极结构上形成多层栅极隔离。多层栅极隔离包括第一电介质层和第二电介质层，其中第一电介质层相对于垂直半导体鳍和第二电介质层具有蚀刻选择性。在一个实施例中，第一电介质层包括碳氮氧化硅(SiOCN)，第二电介质层包括碳氮化硼硅(SiBCN)。

Using multilayer gate isolation to reduce the corrosion of semiconductor fins during the patterning process

【技术实现步骤摘要】
【国外来华专利技术】利用多层栅极隔离减少隔离物图案化过程中半导体鳍片的腐蚀
本公开总体上涉及半导体制造技术，并且具体地，涉及用于制造FET(场效应晶体管)器件的技术。
技术介绍
随着半导体制造技术继续朝着更小的设计规则和更高的集成密度(例如14nm技术节点及更高)发展，集成电路器件和组件变得越来越小，在布局形成和器件优化中提出了挑战。当前，FinFET技术通常用于FET制造，因为此类技术为14nm及以下技术节点的FET制造提供了有效的CMOS缩放解决方案。FinFET器件包括三维鳍状FET结构，该结构包括至少一个在衬底上形成的垂直半导体鳍结构，在垂直半导体鳍的一部分上形成的栅极结构以及由从栅极结构的两侧延伸的垂直半导体鳍的一部分形成的源/漏区。垂直半导体鳍片的被源极/漏极区域之间的栅极结构覆盖的部分包括FinFET器件的沟道区域。可以使用各种技术来形成FinFET器件的栅极结构。例如，可以使用“后栅极(gate-last)”工艺来制造FinFET栅极结构，该工艺包括例如在垂直半导体鳍的一部分上形成伪栅极结构和栅极隔离层，从而制造其他FinFET器件本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，包括：/n在FinFET(场效应晶体管)器件的垂直半导体鳍的一部分上形成伪栅极结构；以及/n在伪栅极结构上形成多层栅极隔离；/n其中，多层栅极隔离包括第一电介质层和第二电介质层；以及/n其中第一电介质层相对于垂直半导体鳍和第二电介质层具有蚀刻选择性。/n

【技术特征摘要】
【国外来华专利技术】20170630 US 15/639,7211.一种制造半导体器件的方法，包括：
在FinFET(场效应晶体管)器件的垂直半导体鳍的一部分上形成伪栅极结构；以及
在伪栅极结构上形成多层栅极隔离；
其中，多层栅极隔离包括第一电介质层和第二电介质层；以及
其中第一电介质层相对于垂直半导体鳍和第二电介质层具有蚀刻选择性。


2.根据权利要求1所述的方法，其中，第一电介质层包括碳氮氧化硅(SiOCN)。


3.根据权利要求2所述的方法，其中，第一电介质层的厚度在约2nm至约5nm的范围内。


4.根据权利要求2所述的方法，其中，第二电介质层包括氮化硅硼碳(SiBCN)。


5.根据权利要求4所述的方法，其中，第二电介质层的厚度在约5nm至约20nm的范围内。


6.根据权利要求1所述的方法，其中，在伪栅极结构上形成多层栅极隔离包括：
在伪栅极结构和垂直半导体鳍上沉积电介质材料的第一共形层；
在电介质材料的第一共形层上沉积电介质材料的第二共形层；
相对于电介质材料的第一共形层选择性地蚀刻电介质材料的第二共形层，以形成多层栅极隔离的第二电介质层；和
相对于垂直半导体鳍选择性地刻蚀电介质材料的第一共形层的暴露部分和多层栅极隔离的第二电介质层，以形成多层栅极隔离的第一电介质层并暴露垂直半导体鳍的源/漏区。


7.根据权利要求6所述的方法，其中，电介质材料的第一共形层包括碳氮氧化硅(SiOCN)。


8.根据权利要求7所述的方法，其中，电介质材料的第一共形层形成的厚度在约2nm至约5nm的范围内。


9.根...

【专利技术属性】
技术研发人员：G·卡夫，何虹，P·蒙塔尼尼，E·米勒，S·卡纳卡萨巴帕赛，A·格林，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US