半导体器件及其结边缘区制造技术

本申请是一种半导体器件及其结边缘区，所述结边缘区包括同导体类型叠层结构的半导体衬底及其上方的外延层，半导体衬底及外延层之间设有多数个间隔设置有浮空区，外延层邻接有源区部位的表面设有过渡区，半导体衬底另设有半导体区。本申请将浮空区埋于所述半导体器件中，以分散外加电压降低电场集中之外，较能避免表面电荷改变了结边缘的电场分布而导致击穿电压的改变，进而提升器件的可靠性和一致性。

Semiconductor device and its junction edge region

The present application is a semiconductor device and its junction edge area, the junction edge area includes a semiconductor substrate of the same conductor type laminated structure and an epitaxial layer above it, a plurality of gaps are arranged between the semiconductor substrate and the epitaxial layer, a transition area is arranged on the surface of the epitaxial layer adjacent to the active area, and a semiconductor area is arranged on the semiconductor substrate. The application embeds the floating area in the semiconductor device to disperse the applied voltage and reduce the electric field concentration, which can avoid the change of the breakdown voltage caused by the change of the electric field distribution at the junction edge caused by the change of the surface charge, so as to improve the reliability and consistency of the device.

【技术实现步骤摘要】
半导体器件及其结边缘区
本申请涉及半导体器件，特别是关于高压和/或功率器件的半导体器件及结边缘区。
技术介绍
功率半导体器件的有源区(也称元胞区)和划片槽之间是器件的结边缘区(结边缘也称终端区)。当器件有外加电压时，结边缘区将承受全部外加电压，因此，结边缘区的耐压特性影响了器件的耐压特性。根据器件击穿电压等级的不同，结边缘的结构也有多种多样，目前普遍采用的结边缘是采用场限环(FieldLimitingRing，简称FLR)的技术。场限环是在扩散形成PN主结的同时，在其周围做同样掺杂的一个或多个环，使得外加电压分配到主结和环与衬底构成的PN结上，降低主结表面的电场集中，提高器件的击穿电压。随着器件耐压等级的提高，场限环的尺寸和掺杂的设计要求也愈加严苛。影响结边缘区耐压的因素多种多样，其主要的影响因素包括衬底的掺杂浓度、场限环的结深、场限环的窗口尺寸、环与环之间的间距以及表面电荷…等等。特别是表面存在的强电场使得器件鲁棒性与可靠性严重受限，同时在器件制造的过程中极容易引入表面电荷，这些电荷的存在改变了结边缘的电场分布而导致击穿电压的改变，使得器件的可靠性和一致性降低。
技术实现思路
为了解决上述技术问题，本申请的目的在于，提供一种半导体器件及其结边缘区，以降低表面电荷对击穿电压的影响。本申请的目的及解决其技术问题是采用以下技术方案来实现的。依据本申请提出的一种半导体器件的结边缘区，所述结边缘区包括第一导电类型的半导体衬底；第一导电类型的外延层，邻接设置在所述半导体衬底的上方；第二导电类型的过渡区，设置在所述外延层表面邻接有源区的部位；第二导电类型的多数个浮空区，分隔设置于所述半导体衬底邻接所述外延层的部位分隔设置于所述半导体衬底与所述外延层之间；绝缘介质，设置于所述外延层表面；以及，第一半导体区，设置于所述半导体衬底的底部。本申请解决其技术问题还可采用以下技术措施进一步实现。在本申请的一实施例中，绝缘介质的厚度依据设计需求而定，并且为局部性覆盖或完全不覆盖所述有源区跟场截止区。在本申请的一实施例中，还包括多数个浮空场限环，所述多数个浮空场限环分隔设置于所述外延层表面。在本申请的一实施例中，所述绝缘介质是覆盖部分的所述多数个浮空场限环。在本申请的一实施例中，所述绝缘介质是覆盖全部的所述多数个浮空场限环。在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环的位置以垂直方向相对应。在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环的位置以垂直方向交错配置。在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环之间，以垂直方向的部分位置对应配置，部分位置为交错配置。在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环的数量为相同或相异。在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环为全部相连接或部分相连接。在本申请的一实施例中，所述绝缘介质的材质可选择性的采用包括二氧化硅或苯环丁烯(BCB)或聚酰亚胺(PI)、二氧化硅与其它物质的复合层，例如二氧化硅与氮化硅的复合层、二氧化硅与聚酰亚胺(PI)的复合层…等绝缘材料。在本申请的一实施例中，所述多数个浮空场限环的间距为等距或不等距。在本申请的一实施例中，所述多数个浮空场限环的宽度为相等或不相等。在本申请的一实施例中，部分或全部的所述多数个浮空场限环的上方设置有场板，所述场板与其对应的浮空场限环通过所述绝缘介质相隔离。在本申请的一实施例中，部分或全部的所述多数个浮空场限环的上方设置有场板，所述场板穿过所述绝缘介质而与位置对应的浮空场限环相接触。在本申请的一实施例中，所述场板的材质为导电介质，其包括多晶硅或具导电能力的金属材料。在本申请的一实施例中，所述外延层为多次外延的层级结构。在本申请的一实施例中，所述外延层的部分或全部层级皆设置有所述多数个浮空区。在本申请的一实施例中，还包括第一导电类型的场截止环，设置于所述外延层且位于所述外延层表面，所述场截止环与所述过渡区分隔设置。在本申请的一实施例中，所述多数个浮空区的间距为等距或不等距。在本申请的一实施例中，所述多数个浮空区的宽度为相等或不相等。在本申请的一实施例中，所述半导体区为第一导电类型或第二导电类型。在本申请的一实施例中，还包括第二半导体区，所述第二半导体区导电类型相异于所述第一半导体区，并与所述第一半导体区叠层邻接设置，或同层邻接设置。在本申请的一实施例中还包括第二半导体区与第三半导体区，所述第二半导体区的导电类型相异于所述第一半导体区，所述第三半导体区的导电类型相同于所述第一半导体区；所述第二半导体区与所述第三半导体区为同层邻接设置，二者邻接且叠层设置于所述所述第一半导体区下方。在本申请的一实施例中，所述半导体衬底与所述外延层的浓度为相同或相异。在本申请的一实施例中，前述的各类半导体的材料包括硅(Si)材料或碳化硅(SiC)材料。在本申请的一实施例中，所述第一导电类型为N型，所述第二导电类型为P型。在本申请的一实施例中，所述第一导电类型为P型，所述第二导电类型为N型。本申请的另一目的的一种半导体器件，包括有源区与结边缘区，所述结边缘区包括N型半导体衬底；N型外延层，设置在所述半导体衬底的上方，所述外延层为材质相同于所述半导体衬底材质的同质外延层，或者为材质相异于所述半导体衬底材质的异质外延层；P型过渡区，设置在所述外延层表面邻接有源区的部位；N型场截止环，设置于所述外延层且位于所述外延层表面，所述场截止环与所述过渡区分隔设置；P型多数个浮空区，分隔设置于所述N型半导体衬底邻接所述N型外延层的部位；绝缘介质，设置于所述N型外延层表面；以及，N型半导体区，设置在所述N型半导体衬底的底部。本申请将浮空区埋于所述半导体器件中，在半导体器件承受反向压降时，通过深埋的浮空区吸收部分从半导体衬底中带正电荷的电离施主发出的电力线，降低过渡区主结处的电场峰值，以分散外加电压来降低电场集中情形，同时电场峰值位于半导体器件内部，表面没有高电场，较能避免表面电荷改变了结边缘的电场分布而导致击穿电压的改变，同时也避免热载流子被激发至氧化层而导致器件寿命降低，进而提升器件的可靠性和一致性。附图说明图1为范例性半导体器件结构示意图；图2为本申请实施例的半导体器件的结边缘区结构示意图；图3为本申请实施例的半导体器件的结边缘区结构示意图；图4为本申请实施例的半导体器件的结边缘区结构示意图；图5为本申请实施例的半导体器件的结边缘区结合场限环的结构示意图；图6为本申请实施例的半导体器件的结边缘区结合场限环的结构示意图；图7为本申请实施例的半导体器件的结边缘区结合场限环的结构示意图；图8为本申请实施例的半导体器件的结边缘区结合场限环的结构示意图；图9为本申请实施例的半导体器件的结边缘区结合本文档来自技高网...

【技术保护点】
1.一种半导体器件的终端区，其特征在于，所述终端区包括：/n第一导电类型的半导体衬底；/n第一导电类型的外延层，邻接设置在所述半导体衬底的上方；/n第二导电类型的过渡区，设置在所述外延层表面邻接有源区的部位；/n第二导电类型的多数个浮空区，分隔设置于所述半导体衬底与所述外延层之间；/n绝缘介质，设置于所述外延层表面；以及/n半导体区，设置于所述半导体衬底的底部。/n

【技术特征摘要】
1.一种半导体器件的终端区，其特征在于，所述终端区包括：
第一导电类型的半导体衬底；
第一导电类型的外延层，邻接设置在所述半导体衬底的上方；
第二导电类型的过渡区，设置在所述外延层表面邻接有源区的部位；
第二导电类型的多数个浮空区，分隔设置于所述半导体衬底与所述外延层之间；
绝缘介质，设置于所述外延层表面；以及
半导体区，设置于所述半导体衬底的底部。


2.如权利要求1所述半导体器件的终端区，其特征在于，还包括多数个浮空场限环，所述多数个浮空场限环分隔设置于所述外延层表面，所述绝缘介质覆盖部分或全部的所述多数个浮空场限环。


3.如权利要求2所述半导体器件的终端区，其特征在于，所述多数个浮空区与所述多数个浮空场限环的位置以垂直方向相对应设置、交错配置、或是部分位置对应配置，部分位置为交错配置。


4.如权利要求2所述半导体器件的终端区，其特征在于，所述多数个浮空区与所述多数个浮空场限环的数量为相同或相异；所述多数个浮空区与所述多数个浮空场限环为全部相连接或部分相连接。


5.如权利要求2所述半导体器件的终端区，其特征在于，部分或全部的所述多数个浮空场限环的上方设置有场板；所述场板穿过所述绝缘介质而与位置对应的浮空场限环相接触；或者，所述场板与其对应的浮空场限环通过所述绝缘介质相隔离。


6.如权利要求2所述半导体器件的终端区，其特征在于，所述多数个浮空场限环的间距为等距或不等距；所述多数个浮空场限环...

【专利技术属性】
技术研发人员：杜文芳，
申请(专利权)人：南京芯舟科技有限公司，
类型：发明
国别省市：江苏;32