3D磁传感器的漏电流测试结构及其形成方法技术

本发明专利技术提供了一种3D磁传感器的漏电流测试结构及其形成方法，包括：提供CMOS器件的顶层金属层；在CMOS器件的顶层金属层上形成一二氧化硅层，在二氧化硅层内形成一第一沟槽；沉积第一层氮化硅覆盖所述二氧化硅层和所述第一沟槽；沉积磁阻层覆盖所述第一层氮化硅；沉积氮化钽覆盖所述磁阻层；依次刻蚀部分氮化钽和磁阻层，露出第一层氮化硅；沉积第二层氮化硅覆盖第一层氮化硅和剩余的氮化钽；刻蚀第一沟槽底部的第二层氮化硅露出CMOS器件的顶层金属层表面形成第一通孔，刻蚀剩余的第二层氮化硅露出磁阻层形成第二通孔；沉积金属层，刻蚀氮化钽上的部分金属层形成第一测试键和第二测试键。可以测试磁阻层和CMOS器件的顶层金属层是否漏电。

Leakage current test structure and formation method of 3D magnetic sensor

The invention provides a leakage current test structure and a forming method of a 3D magnetic sensor, including: providing a top metal layer of a CMOS device; forming a silicon dioxide layer on the top metal layer of a CMOS device, forming a first groove in the silicon dioxide layer; depositing a first layer of silicon nitride to cover the silicon dioxide layer and the first groove; depositing a magnetoresistance layer to cover the first layer of nitrogen Silicon carbide; depositing tantalum nitride to cover the magnetoresistance layer; etching part of tantalum nitride and magnetoresistance layer in turn to expose the first layer of silicon nitride; depositing the second layer of silicon nitride to cover the first layer of silicon nitride and the remaining tantalum nitride; etching the second layer of silicon nitride at the bottom of the first groove to expose the top metal layer surface of the CMOS device to form the first through hole, etching the remaining second layer of silicon nitride to expose the magnetoresistance layer to form A second through-hole; a metal layer is deposited, and a part of the metal layer on the tantalum nitride is etched to form a first test bond and a second test bond. It can test whether the top metal layer of magnetoresistive layer and CMOS device leaks electricity.

【技术实现步骤摘要】
3D磁传感器的漏电流测试结构及其形成方法
本专利技术涉及半导体
，尤其是涉及一种3D磁传感器的漏电流测试结构及其形成方法。
技术介绍
磁传感器是可以将各种磁场及其变化的量转变成电信号输出的器件，磁传感器包括巨磁阻传感器(GiantMagnetoResistiveSensor，GMR)、各向异性磁阻传感器(AnisotropicMagnetoResistiveSensor，AMR)等。以各向异性磁阻传感器为例，镍铁合金层作为磁阻层。当外界磁场施加到磁阻层上时，磁阻层的磁畴旋转，使得磁阻层的电阻发生改变，磁阻层电阻的变化就反应在输出电压变化，实现检测外加磁场的目的。现有技术中，形成3D磁传感器的方法为，提供一CMOS器件的顶层金属层，在CMOS器件的顶层金属层上形成绝缘层，绝缘层内形成沟槽，沉积氮化硅覆盖绝缘层、沟槽的底部和沟槽的侧壁，在氮化硅上形成镍铁合金层，在镍铁合金层上形成氮化钽。接着刻蚀部分氮化钽和镍铁合金层，形成磁阻层，磁阻层包括位于沟槽一侧壁上的镍铁合金层，以及与此侧壁连接的氮化硅平面上的镍铁合金层。磁阻层可以实现检测外加磁场的作用。但是现有技术中，由于制成稳定性和均匀性的问题，可能导致磁阻层和CMOS器件的顶层金属层产生漏电，最终导致磁阻性能降低。
技术实现思路
本专利技术的目的在于提供一种3D磁传感器的漏电流测试结构及其形成方法，可以检测到磁阻层和CMOS器件的顶层金属层之间是否漏电，从而提高磁阻性能。为了达到上述目的，本专利技术提供了一种3D磁传感器的漏电流测试结构的形成方法，包括：提供CMOS器件的顶层金属层；在所述CMOS器件的顶层金属层上形成一二氧化硅层，在所述二氧化硅层内形成一第一沟槽；沉积第一层氮化硅，覆盖所述二氧化硅层和所述第一沟槽；沉积磁阻层覆盖所述第一层氮化硅；沉积氮化钽覆盖所述磁阻层；依次刻蚀部分氮化钽和磁阻层，露出第一层氮化硅；沉积第二层氮化硅覆盖第一层氮化硅和剩余的氮化钽；刻蚀第一沟槽底部的第二层氮化硅露出CMOS器件的顶层金属层表面形成第一通孔，刻蚀剩余的第二层氮化硅露出磁阻层形成第二通孔；沉积金属层覆盖第一通孔、第二通孔、第二层氮化硅和氮化钽层，刻蚀氮化钽上的部分金属层形成第一测试键和第二测试键。可选的，在所述的3D磁传感器的漏电流测试结构的形成方法中，在形成二氧化硅层后，所述3D磁传感器的漏电流测试结构的形成方法还包括：研磨二氧化硅层表面使二氧化硅层表面平坦。可选的，在所述的3D磁传感器的漏电流测试结构的形成方法中，所述磁阻层的材料为镍铁合金。可选的，在所述的3D磁传感器的漏电流测试结构的形成方法中，所述金属层的材料为铝。可选的，在所述的3D磁传感器的漏电流测试结构的形成方法中，所述第二通孔的数量为一个或多个。相应地，本专利技术还提供了一种3D磁传感器的漏电流测试结构，包括：CMOS器件的顶层金属层、位于所述CMOS器件的顶层金属层上的二氧化硅层、所述二氧化硅层层内形成有沟槽，依次位于所述沟槽第一侧壁的所述二氧化硅层上的第一层氮化硅、磁阻层、氮化钽和第二层氮化硅，位于所述沟槽第二侧壁的第一层氮化硅和第二层氮化硅，位于所述第一侧壁并且与所述磁阻层连接的第一测试键，位于所述第二侧壁和所述沟槽底部并且与所述CMOS器件的顶层金属层连接的第二测试键。在本专利技术提供的3D磁传感器的漏电流测试结构的形成方法和3D磁传感器的漏电流测试结构中，第一测试键与磁阻层连接，第二测试键与CMOS器件的顶层金属层连接，在本专利技术3D磁传感器的漏电流测试结构的形成方法中，通过第一测试键和第二测试键可以用于测试磁阻层和CMOS器件的顶层金属层之间是否漏电。附图说明图1是本专利技术实施例的3D磁传感器的漏电流测试结构的形成方法的流程图；图2-图10是本专利技术实施例的3D磁传感器的漏电流测试结构的剖面示意图；图中：110-CMOS器件的顶层金属层、120-二氧化硅层、131-第一沟槽、132-第二沟槽、133-第三沟槽、134-左边的侧壁、135-第四沟槽、140-第一层氮化硅、150-磁阻层、160-氮化钽、170-第二层氮化硅、181-第一通孔、182-第二通孔、183-第三通孔、191-第一测试键、192-第二测试键。具体实施方式下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。专利技术人发现，现有技术中3D磁传感器的形成方法中，刻蚀磁阻层的时候可能会溅射出钛和铝等，导致磁阻层和CMOS器件的顶层金属层连通，产生漏电，因此，需要能检测出是否漏电的测试结构。参照图1，本专利技术提供了一种3D磁传感器的漏电流测试结构的形成方法，包括：S11：提供CMOS器件的顶层金属层；S12：在所述CMOS器件的顶层金属层上形成一二氧化硅层，在所述二氧化硅层内形成一第一沟槽；S13：沉积第一层氮化硅，覆盖所述二氧化硅层和所述第一沟槽；S14：沉积磁阻层覆盖所述第一层氮化硅；S15：沉积氮化钽覆盖所述磁阻层；S16：依次刻蚀部分氮化钽和磁阻层，露出第一层氮化硅；S17：沉积第二层氮化硅覆盖第一层氮化硅和剩余的氮化钽；S18：刻蚀第一沟槽底部的第二层氮化硅露出CMOS器件的顶层金属层表面形成第一通孔，刻蚀剩余的第二层氮化硅露出磁阻层形成第二通孔；S19：沉积金属层覆盖第一通孔、第二通孔、第二层氮化硅和氮化钽层，刻蚀氮化钽上的部分金属层形成第一测试键和第二测试键。参照图2，首先提供一CMOS器件的顶层金属层110，在CMOS器件的顶层金属层110上沉积第一层二氧化硅120，并且研磨第一层二氧化硅120表面使其平坦。参照图3，刻蚀部分第一层二氧化硅120直到CMOS器件的顶层金属层110停止，形成一个第一沟槽131，第一沟槽131的底部边对准CMOS器件的顶层金属层110。在第一沟槽131的底部、第一沟槽131的侧壁和剩余的第一层二氧化硅120表面沉积第一层氮化硅140。参照图4和图5，在第一层氮化硅140上沉积镍铁合金材料形成磁阻层150，之后在磁阻层150上沉积氮化钽160。氮化钽162沉积后形成第二沟槽132。参照图6，依次刻蚀第二沟槽132底部的部分氮化钽160和部分磁阻层150露出第一层氮化硅140形成第三沟槽133。刻蚀后剩余的磁阻层150和氮化钽160一部分位于第三沟槽133的一侧壁上，例如，可以是图6中第三沟槽133左边的侧壁134上，一部分位于第三沟槽133底部，还有一部分位于与这个侧壁连接的第二氮化硅140的表面。参照图7和图8，在剩余的氮化钽160和第一层氮化硅140沉积第二层氮化硅170，沉积的第二层氮化硅170的厚度大于磁阻层150和氮化钽160的厚度之和，沉积后的第二层氮化硅170形成第四沟槽135。刻蚀第四沟槽135底部的部分第二层氮化硅170直到CMOS器件的顶层金属层110表面停止形成第一通孔181，第一通孔181与磁阻层150有一定的距离，刻蚀第二层氮化硅170后，磁阻层150靠近第一通孔181的地方仍然被剩余的第二层氮化硅170覆盖，以使得下一步骤中第一通孔181内填充的金属不会与磁阻层150连通。刻蚀第二层氮化硅170和氮化钽16本文档来自技高网...

【技术保护点】
1.一种3D磁传感器的漏电流测试结构的形成方法，其特征在于，包括：提供CMOS器件的顶层金属层；在所述CMOS器件的顶层金属层上形成一二氧化硅层，在所述二氧化硅层内形成一第一沟槽；沉积第一层氮化硅，覆盖所述二氧化硅层和所述第一沟槽；沉积磁阻层覆盖所述第一层氮化硅；沉积氮化钽覆盖所述磁阻层；依次刻蚀部分氮化钽和磁阻层，露出第一层氮化硅；沉积第二层氮化硅覆盖第一层氮化硅和剩余的氮化钽；刻蚀第一沟槽底部的第二层氮化硅露出CMOS器件的顶层金属层表面形成第一通孔，刻蚀剩余的第二层氮化硅和氮化钽露出磁阻层形成第二通孔；沉积金属层覆盖第一通孔、第二通孔、第二层氮化硅和氮化钽层，刻蚀氮化钽上的部分金属层形成第一测试键和第二测试键。

【技术特征摘要】
1.一种3D磁传感器的漏电流测试结构的形成方法，其特征在于，包括：提供CMOS器件的顶层金属层；在所述CMOS器件的顶层金属层上形成一二氧化硅层，在所述二氧化硅层内形成一第一沟槽；沉积第一层氮化硅，覆盖所述二氧化硅层和所述第一沟槽；沉积磁阻层覆盖所述第一层氮化硅；沉积氮化钽覆盖所述磁阻层；依次刻蚀部分氮化钽和磁阻层，露出第一层氮化硅；沉积第二层氮化硅覆盖第一层氮化硅和剩余的氮化钽；刻蚀第一沟槽底部的第二层氮化硅露出CMOS器件的顶层金属层表面形成第一通孔，刻蚀剩余的第二层氮化硅和氮化钽露出磁阻层形成第二通孔；沉积金属层覆盖第一通孔、第二通孔、第二层氮化硅和氮化钽层，刻蚀氮化钽上的部分金属层形成第一测试键和第二测试键。2.如权利要求1所述的3D磁传感器的漏电流测试结构的形成方法，其特征在于，在形成二氧化硅层后，所述3D磁传感器的漏电流测试结构的形成方法还包括：研磨二氧化硅层表面使二氧化硅层表...

【专利技术属性】
技术研发人员：时廷，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31