短沟道沟槽功率MOSFET制造技术

根据本发明专利技术的功率半导体装置是沟槽功率场效晶体管，在沟道区内的所有位置，第一局部掺杂浓度小于1·10

Short Channel Groove Power MOSFET

【技术实现步骤摘要】
【国外来华专利技术】短沟道沟槽功率MOSFET
本专利技术涉及短沟道沟槽功率MOSFET和用于制造其的方法。
技术介绍
从US2011/018004A1中，利用拥有其中p型体浓度低的窄区和其中p型体浓度高的宽区两者的碳化硅沟槽MOSFET，提供了一种带有大阻断电压的半导体装置。带有低掺杂级和50nm厚度的沟道区被描述成在栅极绝缘层上提供。从US2008/0283909A1中，已知有一种半导体装置，其包含：在第一传导类型半导体层上提供的第二传导类型基区；在第二传导类型基区上提供的第一传导类型源极区；覆盖通过第二传导类型基区的沟槽的内壁并且到达第一传导类型半导体层的栅极绝缘膜；经由栅极绝缘膜埋在沟槽中的栅极电极及与在第一传导类型源极区下方的第二传导类型基区相邻、与栅极绝缘膜分开并且比第二传导类型基区具有更高杂质浓度的第二传导类型区；满足c≥d，其中d是从第一传导类型源极区的上表面到栅极电极的下端的深度，以及c是从第一传导类型源极区的上表面到第二传导类型基区的下表面的深度。从US2012/0080748A1中，已知有一种带有短沟道长度和超级夹断区的沟槽MOSFET，其中超级夹断区通过形成用于防穿通的至少两个类型的夹断区来实现：带有宽台面宽度的第一类型夹断区，其被生成在两个相邻沟槽式栅极的下部之间并且在填充有金属插塞的沟槽式源极体接触部的反穿通区周围底部下方；带有窄台面宽度的第二类型夹断区，其被生成在体区下方并且在一个沟槽式栅极的上部和沿沟槽式源极体接触的侧壁的反穿通区之间。根据US2008/0206944A1，一种已知方法使用简化的过程来完成沟槽DMOS晶体管和肖特基接触部的形成。在该过程中，施加仅四个掩模以创建期望的沟槽DMOS晶体管，即，沟槽图案掩模、接触部孔图案掩模、P+接触部图案掩模和传导线图案掩模。除沟槽DMOS晶体管之外，肖特基接触部被同时在沟槽DMOS晶体管中在传导层和掺杂体区之间的结处形成，而无附加的光刻过程。从US2006/0081920A1中，已知有一种用于制造沟槽MOSFET的方法，其中沟槽被形成为第一类型的半导体衬底的堆叠，第一类型的半导体区在衬底上形成，第二类型的基层在半导体区上以及第一类型的源极区在基层的上表面附近。通过在此现有技术中公开的方法制造的半导体装置包含：第一类型的半导体衬底；在衬底上形成的第一类型的半导体区；栅极电极，其的一部分存在于选择性地形成在半导体区的一部分中的沟槽内，并且其延长顶端经由台阶部分具有宽的宽度；沿沟槽的壁表面在沟槽和栅极电极之间形成的栅极绝缘膜；在该区上经由膜以包围除沟槽的底部外的侧壁的第二类型的基层；在基层的上表面附近在沟槽外与膜相邻的第一类型的源极区；以及部分形成在顶端的底部表面和源极区的上表面之间并且形成为具有厚度大于沟槽内栅极绝缘膜的厚度的绝缘膜。在功率金属氧化物半导体场效晶体管（MOSFET）装置的不同结构中，沟槽功率MOSFET具有导通状态电阻相对低的优点。在沟槽功率MOSFET中，电流从在晶片的第一主侧（即，第一主侧表面）上的源电极被垂直传导到与第一主侧相对的晶片的第二主侧（即，第二主侧表面）上的漏极电极。为实现高驱动能力，多个沟槽穿透在晶片的第一主侧下方的p掺杂基区。在每个沟槽内，形成有栅极介电质和栅极电极以通过场效应控制从n掺杂源极区通过在与沟槽相邻的p掺杂基区中沟道区到n掺杂漂移区的电流传导。在两个沟槽之间的区域对应于MOSFET单元。所有MOSFET单元被并联连接在源极电极和漏极电极之间以便降低导通状态电阻。在多个MOSFET单元的沟道区和和漏极电极接触的n+掺杂漏极层之间的n-掺杂漂移区在关断状态条件中允许大电压。在导通状态条件中，由于在其两端电位差，载荷子通过n-漂移区向n+掺杂漏极层漂移。功率半导体行业正在强烈地朝微缩（scaling）发展，这要求装置静电的改进。在已知沟槽功率MOSFET中降低沟道长度能够强烈地降低导通状态损耗，然而，以阈值电压Vth的移位为代价和以反向阻断中的提前击穿为代价。对于高反向阻断能力，至关重要的是以避免在耗尽的情况下泄漏电流到n+掺杂源极区的方式设计p掺杂基区。在普通沟槽功率MOSFET中，p掺杂基区被实现为具有大约1µm的典型厚度和大约1017cm-3的适中掺杂浓度的半导体层。降低p掺杂基区的层厚度且因此降低沟道长度将不可避免地要求更高掺杂，这又将由于库仑散射和Vth向正极性的相当大移位而使沟道移动性降级。在现有技术文档WO2015/104084A1中，公开有一种带有多个沟槽MOSFET单元的碳化硅（SiC）沟槽MOSFET晶体管装置，其中具有比剩余p掺杂基区更高掺杂浓度的附加p+掺杂区被布置在相邻沟槽MOSFET单元之间以降低对沟槽（栅极介电质形成在其中）的下缘的栅极介电质起反应的电场。从现有技术文档US8476697B1中，已知有一种具有大约0.5µm的沟道长度的SiC功率双扩散金属氧化物半导体场效晶体管（DMOSFET）。p掺杂基区具有大约1·1018cm-3到3·1018cm-3的峰值浓度以便避免穿通。p掺杂基区的掺杂分布图是倒退型掺杂分布图，带有在沟道区大约2.5·1017cm-3或更大和在p掺杂基区和n-掺杂漂移区之间的p-n结附近大约1·1018cm-3到3·1018cm-3的p型掺杂浓度。为避免在阈值的高氧化物场，沟道区反向掺杂有具有大约3·1017cm-3到8·1017cm-3的掺杂浓度的n型掺杂物，借此，在补偿后，表面是n型，带有大约1·1017cm-3到3·1017cm-3，高达60nm的反向掺杂深度的净掺杂浓度。也描述了一种碳化硅UMOSFET装置，其中通过在沟槽蚀刻后到沟槽侧壁的倾斜离子注入来获得表面n型层。然而，US8476697B1中公开的功率MOSFET遭受短沟道效应和高亚阈斜率。从US5547882A中，已知有一种用于通过使用磷离子注入来形成半导体装置的倒退型半导体衬底沟道杂质分布图的方法，包括以下步骤：在半导体衬底上形成牺牲氧化物层；硼离子的离子注入以调整装置的阈值电压；去除牺牲氧化物层；在半导体衬底上形成栅极氧化物层；在栅极氧化物层上形成栅极多晶硅层；通过蚀刻栅极多晶硅层来形成栅极；首先通过注入磷离子以形成轻掺杂漏极区进行离子注入，以及其次通过注入磷离子到半导体衬底沟道以形成倒退型沟道杂质分布图以及以实现适当阈值电压进行离子注入。
技术实现思路
本专利技术的目的是在避免任何短沟道效应和具有低亚阈斜率的同时提供具有低导通状态电阻的功率半导体装置。本专利技术的目的通过根据权利要求1的功率半导体装置而获得。根据本专利技术的功率半导体装置是沟槽功率场效晶体管，其包括具有第一传导率的漂移层、具有与第一传导类型不同的第二传导类型的基层、具有第一传导类型的源极层、具有第二传导类型的沟道区和用于控制沟道区的电传导性的沟槽栅极结构。在漂移层上提供基层以形成第一p-n结。在基层上提供源极层以形成第二p-n结。沟道区从源极层延伸到漂移层，以便沟道区与源极层形成第三p-n结，并且与漂移层形成第四p-n结。沟槽栅极结构包含电传导栅极电极和使栅极电极与沟道区电绝缘的栅极绝缘层。在沟道区内的所有位置处，第一局部掺杂浓度小于1·1017cm-3。在基层中，第二局部掺杂浓度在基层内的所有位置处是至少1·1017本文档来自技高网...

【技术保护点】
1.一种功率半导体装置，包括：具有第一传导类型的漂移层（7）；在所述漂移层（7）上提供并且具有不同于所述第一传导类型的第二传导类型的基层（6；26；36；46），所述基层（6；26；36；46）与所述漂移层（7）形成第一p‑n结；在所述基层（6；26；36；46）上提供并且具有所述第一传导类型的源极层（5），所述基层（6；26；36；46）与所述源极层（5）形成第二p‑n结；具有所述第二传导类型并且从所述源极层（5）延伸到所述漂移层（7）的沟道区（15），所述沟道区（15）与所述源极层（5）形成第三p‑n结，并且与所述漂移层（7）形成第四p‑n结，以及用于控制所述沟道区（15）的电传导性的沟槽栅极结构，所述沟槽栅极结构包含电传导栅极电极（10）和使所述栅极电极（10）与所述沟道区（15）电绝缘的栅极绝缘层（11），其中第一局部掺杂浓度在所述沟道区（15）内的所有位置小于1·10

【技术特征摘要】
【国外来华专利技术】2016.06.29 EP 16176786.81.一种功率半导体装置，包括：具有第一传导类型的漂移层（7）；在所述漂移层（7）上提供并且具有不同于所述第一传导类型的第二传导类型的基层（6；26；36；46），所述基层（6；26；36；46）与所述漂移层（7）形成第一p-n结；在所述基层（6；26；36；46）上提供并且具有所述第一传导类型的源极层（5），所述基层（6；26；36；46）与所述源极层（5）形成第二p-n结；具有所述第二传导类型并且从所述源极层（5）延伸到所述漂移层（7）的沟道区（15），所述沟道区（15）与所述源极层（5）形成第三p-n结，并且与所述漂移层（7）形成第四p-n结，以及用于控制所述沟道区（15）的电传导性的沟槽栅极结构，所述沟槽栅极结构包含电传导栅极电极（10）和使所述栅极电极（10）与所述沟道区（15）电绝缘的栅极绝缘层（11），其中第一局部掺杂浓度在所述沟道区（15）内的所有位置小于1·1017cm--3，并且在所述沟道区（15）中所述第一局部掺杂浓度的平均值小于4·1016cm-3，在所述基层（6；26；36；46）中，第二局部掺杂浓度在所述基层（6；26；36；46）内的所有位置是至少1·1017cm-3，所述沟道区（15）和所述基层（6；26；36；46）彼此直接接触，其特征在于，其中是沟道长度，其中所述沟道长度被定义为沿在所述沟道区（15）和所述栅极绝缘层（11）之间的界面从所述第三p-n结到所述第四p-n结的最短路径的长度，是所述沟道区（15）的介电常数，是所述栅极绝缘层（11）的介电常数，是在垂直于在所述栅极绝缘层（11）和所述沟道区（15）之间的界面的方向上所述沟道区（15）的厚度，以及是在垂直于在所述栅极绝缘层（11）和所述沟道区（15）之间的所述界面的方向上所述栅极绝缘层（11）的厚度，其中所述沟道区（15）的所述厚度tCH是在从1nm到10nm的范围中。2.根据权利要求1所述的功率半导体装置，其中所述沟道区（15）的所述厚度tCH是在从2nm到5nm的范围中。3.根据权利要求1或2所述的功率半导体装置，其中所述沟道长度LCH小于0.6µm，或小于0.5µm，或小于0.4µm，或小于0.3µm。4.根据权利要求1到3中的任一项所述的功率半导体装置，其中在所述沟道区（15）中所述第一局部掺杂浓度的所述平均值小于2·1016cm--3。5.根据权利要求1到4中的任一项所述的功率半导体装置，其中在所述基层（6；26；36；46）中所述第二局部掺杂浓度的平均值是至少5·1017cm--3或至少1·1018cm-3或至少5·1018cm-3。6.根据权利要求1到5中的任一项所述的功率半导体装置，其中所述基层（26；46）的深度大于所述沟道区（15）的所述深度。7.根据权利要求1到6中的任一项所述的功率半导体装置，其中基电极区（32；42）穿入所述基层（36；46）中以形成到所述基层（36；46）的沟槽接触。8.根据权利要求1到7中的任一项所述的功率半导体装置，其中在所述沟道区（15）和所述基层（6；26；36；46）之间的界面的所述局部掺杂浓度的梯度是至少1016cm-3/nm。9.一种用于制造根据权利要求1到8中的任一项所述的功率半导体装置的方法，所述方法包括以下步骤：提供半导体晶片（50），所述半导体晶片（50）以从所述半导体晶片（50）的第一主侧（53）到所述半导体晶片（50）的第二主侧（54）的顺序包含第一传导类型的第一半导体层（501）、第二传导类型的第二半导体层（502）和所述第一传导类型的第三半导体层（503），其中所述第一半导体层（501）形成在所述功率半导体装置（100）中的源极层（55），并且其中所述第三半导体层（503）形成在所述功率半导体装置（100）中的漂移层（57）；在所述半导体晶片（50）的所述第一主侧（54）上形成第一掩模图案（504）；在所述第一掩模图案（504）的侧壁形成第一侧壁间隔体（505）；蚀刻所述第一和所述第二半导体层（501、502）以形成在所述第一和第二半导体层（501、502）中的沟槽（506），其中所述第一掩模图案（504）和所述第一侧壁间隔体（505）被用作蚀刻掩模；在形成所述沟槽（506）后选择性地蚀刻所述第一掩模图案（504）以显露在所述第一掩模图案（504）下方的所述半导体晶片（50）；使用所述第一侧壁间隔体（505）至少作为掺杂掩模的一部分，选择性地施加所述第二传导...

【专利技术属性】
技术研发人员：L科诺尔，R南泽，
申请(专利权)人：ABB瑞士股份有限公司，
类型：发明
国别省市：瑞士,CH