半导体装置制造方法及图纸

实施方式提供一种能够将焊垫彼此适当地接合的半导体装置。根据一实施方式，半导体装置具备：第1芯片，具有第1插塞、及设置在所述第1插塞上的第1焊垫；及第2芯片，具有第2插塞、及设置在所述第2插塞下的第2焊垫。所述第2芯片具备：电极层，和所述第2插塞电连接；电荷蓄积层，在所述电极层的侧面介隔第1绝缘膜而设置；及半导体层，在所述电荷蓄积层的侧面介隔第2绝缘膜而设置。而且，所述第1焊垫与所述第2焊垫接合；所述第1及第2插塞是以在和所述基板的表面垂直的第1方向上，所述第1插塞和所述第2插塞至少一部分不相互重叠的方式配置。

Semiconductor Device

【技术实现步骤摘要】
半导体装置[相关申请]本申请享受以日本专利申请2018-40790号(申请日：2018年3月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
三维存储器等半导体装置有时是通过利用贴合工序将某个晶片的金属垫和另一晶片的金属垫接合而制造。在该情况下，有因所述金属垫的对准偏离等而导致金属垫彼此未适当地接合的可能性。
技术实现思路
本实施方式提供一种能够将焊垫彼此适当地接合的半导体装置。根据一实施方式，半导体装置具备：第1芯片，具有第1插塞、及设置在所述第1插塞上的第1焊垫；及第2芯片，具有第2插塞、及设置在所述第2插塞下的第2焊垫。所述第2芯片具备：电极层，和所述第2插塞电连接；电荷蓄积层，在所述电极层的侧面介隔第1绝缘膜而设置；以及半导体层，在所述电荷蓄积层的侧面介隔第2绝缘膜而设置。而且，所述第1焊垫与所述第2焊垫接合；所述第1及第2插塞是以在和所述基板的表面垂直的第1方向上，所述第1插塞和所述第2插塞至少一部分不相互重叠的方式配置。另外，所述第1插塞的厚度理想为所述第1焊垫的厚度的2倍以上，所述第2插塞的厚度理想为所述第2焊垫的厚度的2倍以上。此外，所述半导体装置理想为还具备：第1配线，在设置在所述第1插塞下的第1配线层内延伸，且和所述第1插塞电连接；及第2配线，在设置在所述第2插塞上的第2配线层内延伸，且和所述第2插塞电连接。此外，所述半导体装置理想为还具备第3插塞，该第3插塞设置在所述第2焊垫上，且以和在所述第2配线层内延伸的各配线非接触的方式配置。此外，所述第1及第3插塞理想为以在所述第1方向所述第1插塞和所述第3插塞至少一部分不相互重叠的方式配置。此外，所述半导体装置理想为还具备第4插塞，该第4插塞设置在所述第1焊垫下，且以和在所述第1配线层内延伸的各配线非接触的方式配置。此外，所述第2及第4插塞理想为以在所述第1方向所述第2插塞和所述第4插塞至少一部分不相互重叠的方式配置。此外，所述第1及第2焊垫理想含有铜或镍。此外，所述第1焊垫和所述第2焊垫理想为经由从所述第1焊垫的上表面突出的第1突出部及/或从所述第2焊垫的下表面突出的第2突出部而相互电连接。此外，所述第1插塞理想为和设置在所述第1插塞的下方的晶体管电连接。此外，根据一实施方式，半导体装置具备：基板；第1插塞，设置在所述基板的上方；第1焊垫，设置在所述第1插塞上；第2焊垫，设置在所述第1焊垫上，且和所述第1焊垫电连接；以及第2插塞，设置在所述第2焊垫上。所述第1及第2插塞是以在和所述基板的表面垂直的第1方向上，所述第1插塞和所述第2插塞不相互重叠的方式配置。附图说明图1是表示第1实施方式的半导体装置的构造的剖视图。图2是表示第1实施方式的柱状部的构造的剖视图。图3是表示第1实施方式的半导体装置的制造方法的剖视图。图4～5是用于对第1实施方式的半导体装置的构造进行说明的剖视图及俯视图。图6～8是用于对第1实施方式的比较例的半导体装置的问题进行说明的剖视图。图9是用于对第1实施方式的变化例的半导体装置的构造进行说明的俯视图。图10～11是用于对第2实施方式的半导体装置的构造进行说明的剖视图及俯视图。图12是用于对第2实施方式的变化例的半导体装置的构造进行说明的剖视图。具体实施方式以下，参照附图对本专利技术的实施方式进行说明。(第1实施方式)图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置是将阵列芯片1和电路芯片2贴合而成的三维存储器。阵列芯片1具备：包含多个存储单元的存储单元阵列11；存储单元阵列11上的绝缘层12(例如氮化硅膜)；绝缘层12上的绝缘层13(例如氧化硅膜)；及存储单元阵列11下的层间绝缘膜14。电路芯片2介隔绝缘层15而设置在阵列芯片1下。电路芯片2具备层间绝缘膜16、及层间绝缘膜16下的基板17。基板17例如是硅基板等半导体基板。图1中表示和基板17的表面平行且相互垂直的X方向及Y方向、以及和基板17的表面垂直的Z方向。在本说明书中，将+Z方向设为上方向，将-Z方向设为下方向，但-Z方向既可和重力方向一致也可不一致。Z方向是第1方向的一例。阵列芯片1具备多个字线WL、背栅极BG、及选择栅极SG作为存储单元阵列11内的电极层。图1表示存储单元阵列11的阶段构造部21。如图1所示，各字线WL经由接触插塞22而和字元配线层23电连接，背栅极BG经由接触插塞24而和背栅极配线层25电连接，选择栅极SG经由接触插塞26而和选择栅极配线层27电连接。贯通字线WL、背栅极BG、及选择栅极SG的柱状部CL经由插塞28而和位线BL电连接。电路芯片2具备多个晶体管31。各晶体管31具备：介隔栅极绝缘膜而设置在基板17上的栅极电极32；以及设置在基板17内的未图示的源极扩散层及漏极扩散层。电路芯片2还具备：设置在所述晶体管31的源极扩散层或漏极扩散层上的多个插塞33；设置在所述插塞33上且包含多个配线的配线层34；及设置在配线层34上且包含多个配线的配线层35。设置在绝缘层15内的多个金属垫36是设置在配线层35上。阵列芯片1具备设置在所述金属垫36上且包含多个配线的配线层37。本实施方式的各字线WL和配线层37电连接。另外，配线层35、金属垫36、及配线层37的构造的详细说明将参照图4等在后文叙述。配线层35是第1配线层的例子。金属垫36是第1焊垫和第2焊垫的例。配线层37是第2配线层的例子。阵列芯片1还具备：经由未图示的介层插塞而和配线层37电连接的焊垫41；设置在焊垫41上的外部连接电极42；以及设置在外部连接电极42上的外部连接焊垫43。外部连接焊垫43可经由焊锡球、金属凸块、接合线等而连接在安装基板或其他装置。图2是表示第1实施方式的柱状部CL的构造的剖视图。如图2所示，存储单元阵列11具备在层间绝缘膜14上交替层叠的多个字线WL及多个绝缘层51。各字线WL例如是W(钨)层。各绝缘层51例如是氧化硅膜。柱状部CL具备：作为第1绝缘膜的例的阻挡绝缘膜52；电荷蓄积层53；作为第2绝缘膜的例的穿隧绝缘膜54；通道半导体层55；及核心绝缘膜56。电荷蓄积层53例如是氮化硅膜，在字线WL及绝缘层51的侧面介隔阻挡绝缘膜52而形成。通道半导体层55例如是硅层，在电荷蓄积层53的侧面介隔穿隧绝缘膜54而形成。阻挡绝缘膜52、穿隧绝缘膜54、及核心绝缘膜56的例是氧化硅膜或金属绝缘膜。图3是表示第1实施方式的半导体装置的制造方法的剖视图。图3中表示包含多个阵列芯片1的阵列晶片W1、及包含多个电路芯片2的电路晶片W2。图3进一步表示设置在电路晶片W2的上表面的第1绝缘层61及多个第1金属垫62、以及设置在阵列晶片W1的下表面的第2绝缘层71及多个第2金属垫72。各第1金属垫62设置在配线层35的上表面，各第2金属垫72设置在配线层37的下表面。此外，阵列晶片W1在绝缘层13上具备基板18。另外，在图3中，是在层间绝缘膜16的上表面形成第1绝缘层61，但第1绝缘层61也可包含在层间绝缘膜16而一体化。同样地，在图3中，是在层间绝缘膜14的下表面形成第2绝缘层71，但第2绝缘层71也可包含在层间绝缘膜14而一体化。首先，通过机械压力将阵列晶片W1和电路晶片本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于具备：第1芯片，具有第1插塞、及设置在所述第1插塞上的第1焊垫；及第2芯片，具有第2插塞、及设置在所述第2插塞下的第2焊垫；所述第2芯片具备：电极层，和所述第2插塞电连接；电荷蓄积层，在所述电极层的侧面介隔第1绝缘膜而设置；以及半导体层，在所述电荷蓄积层的侧面介隔第2绝缘膜而设置；且所述第1焊垫与所述第2焊垫接合；所述第1及第2插塞是以在和所述基板的表面垂直的第1方向上，所述第1插塞和所述第2插塞至少一部分不相互重叠的方式配置。

【技术特征摘要】
2018.03.07 JP 2018-0407901.一种半导体装置，其特征在于具备：第1芯片，具有第1插塞、及设置在所述第1插塞上的第1焊垫；及第2芯片，具有第2插塞、及设置在所述第2插塞下的第2焊垫；所述第2芯片具备：电极层，和所述第2插塞电连接；电荷蓄积层，在所述电极层的侧面介隔第1绝缘膜而设置；以及半导体层，在所述电荷蓄积层的侧面介隔第2绝缘膜而设置；且所述第1焊垫与所述第2焊垫接合；所述第1及第2插塞是以在和所述基板的表面垂直的第1方向上，所述第1插塞和所述第2插塞至少一部分不相互重叠的方式配置。2.根据权利要求1所述的半导体装置，其特征在于所述第1插塞的厚度为所述第1焊垫的厚度的2倍以上，所述第2插塞的厚度为所述第2焊垫的厚度的2倍以上。3.根据权利要求1或2所述的半导体装置，其特征在于还具备：第1配线，在设置在所述第1插塞下的第1配线层内延伸，且和所述第1插塞电连接；及第2配线，在设置在所述第2插塞上的第2配线层内延伸，且和所述第2插塞电连接。4.根据权利要...

【专利技术属性】
技术研发人员：田上政由，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP