移位寄存器及其驱动方法、栅极驱动电路和显示装置制造方法及图纸

本公开提供了一种移位寄存器，包括：预充复位电路和输出电路，其中，预充复位电路用于在预充阶段时响应于第一控制信号端所提供的第一控制信号的控制，将信号输入端所提供的处于有效电平状态的输入信号写入至上拉节点，以及用于在复位阶段时响应于第二控制信号端所提供的第二控制信号的控制，将信号输入端所提供的处于非有效电平状态的输入信号写入至上拉节点；输出电路用于在输出阶段时响应于上拉节点处处于有效电平状态的电信号的控制，将时钟信号端所提供的处于有效电平状态的时钟信号写入至信号输出端，以及用于在复位阶段时响应于第二控制信号的控制，将时钟信号端所提供的处于非有效电平状态的时钟信号写入至信号输出端。

Shift Register and Its Driving Method, Gate Driving Circuit and Display Device

【技术实现步骤摘要】
移位寄存器及其驱动方法、栅极驱动电路和显示装置
本公开涉及显示
，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
技术介绍
现有技术中采用阵列基板行驱动(GateDriveronArray，简称GOA)技术将薄膜场效应晶体管(ThinFilmTransistor，简称TFT)栅极开关电路集成在显示面板的阵列基板上，以形成对显示面板的扫描驱动，从而可以省掉栅极驱动IC的部分。其中，GOA电路由多个级联的移位寄存器(ShiftRegister)构成。在移位寄存器输出处于有效电平状态的驱动信号后，需要将移位寄存器内的上拉节点以及移位寄存器的信号输出端进行复位处理。在现有技术中，为实现上述复位处理，需要布置一个能够提供处于非有效电平状态的电压信号(复位电压)的复位用电源，为将该复位用电源所提供的复位电压引入至移位寄存器内，则需要布置相应的信号走线，该信号走线会占用一定的边框区域，不利于窄边框设计。
技术实现思路
本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。第一方面，本公开实施例提供了一种移位寄存器，包括：预充复位电路和输出电路，所述预充复位电路和输出电路连接于上拉节点；所述预充复位电路与信号输入端、第一控制信号端、第二控制信号端连接，用于在预充阶段时响应于所述第一控制信号端所提供的第一控制信号的控制，将所述信号输入端所提供的处于有效电平状态的输入信号写入至所述上拉节点，以及用于在复位阶段时响应于所述第二控制信号端所提供的第二控制信号的控制，将所述信号输入端所提供的处于非有效电平状态的所述输入信号写入至所述上拉节点；所述输出电路与信号输出端、时钟信号端、所述第二控制信号端连接，用于在输出阶段时响应于所述上拉节点处处于有效电平状态的电信号的控制，将所述时钟信号端所提供的处于有效电平状态的时钟信号写入至所述信号输出端，以及用于在复位阶段时响应于所述第二控制信号的控制，将所述时钟信号端所提供的处于非有效电平状态的时钟信号写入至所述信号输出端。在一些实施例中，所述预充复位电路包括：第一晶体管和第二晶体管；所述第一晶体管的控制极与所述第一控制信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；所述第二晶体管的控制极与所述第二控制信号端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述信号输入端连接。在一些实施例中，所述输出电路包括：第三晶体管、第四晶体管和第一电容。所述第三晶体管的控制极与所述上拉节点连接，所述第三晶体管的第一极与所述时钟信号端连接，所述第三晶体管的第二极与所述信号输出端连接；所述第四晶体管的控制极与所述第二控制信号端连接，所述第四晶体管的第一极与所述时钟信号端连接，所述第四晶体管的第二极与所述信号输出端连接。在一些实施例中，还包括：防上拉电路；所述防上拉电路与时钟信号端、所述上拉节点和所述信号输出端连接，用于在所述输出阶段时响应于所述上拉节点处处于有效电平状态的电信号的控制，将所述上拉节点与所述信号输出端电连接。在一些实施例中，所述防上拉电路包括：第五晶体管；所述第五晶体管的控制极与所述时钟信号端连接，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与所述信号输出端连接。在一些实施例中，所述预充复位电路包括：第一晶体管、第二晶体管和第六晶体管；所述第一晶体管的控制极与所述第一控制信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；所述第二晶体管的控制极与所述第二控制信号端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第六晶体管的第一极连接；所述第六晶体管的控制极与第三控制信号端连接，所述第三晶体管的第二极与所述信号输入端连接。在一些实施例中，所述移位寄存器内的全部晶体管均为N型晶体管；或者，所述移位寄存器内的全部晶体管均为P型晶体管。第二方面，本公开实施例还提供了一种栅极驱动电路，包括：若干个级联的移位寄存器，所述移位寄存器采用上述的移位寄存器；除第一级移位寄存器外，对于其他任意一级移位寄存器，该移位寄存器的信号输入端与位于该移位寄存器的前一级的一个移位寄存器的信号输出端连接。在一些实施例中，当所述移位寄存器内的预充复位电路包括第一晶体管和第二晶体管时，所述栅极驱动电路配置有两条时钟信号控制线，分别为：第一时钟信号线和第二时钟信号线；对于任意一级移位寄存器，该移位寄存器的第一控制信号端与该移位寄存器的信号输入端连接；除最后一级移位寄存器外，对于其他任意一级移位寄存器，该移位寄存器的第二控制信号端与位于该移位寄存器的后一级的一个移位寄存器的信号输出端连接；对于位于奇数级的任意一级移位寄存器，该移位寄存器的时钟信号端与所述第一时钟信号线连接；对于位于偶数级的任意一级移位寄存器，该移位寄存器的时钟信号端与所述第二时钟信号线连接。在一些实施例中，当所述移位寄存器内的预充复位电路包括第一晶体管、第二晶体管和第六晶体管时，所述栅极驱动电路配置有四条时钟信号控制线，分别为：第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；其中，从第一级移位寄存器和第二级位移寄存器外，对于其他任意一级移位寄存器，该移位寄存器的第一控制信号端与位于该移位寄存器的前两级的一个移位寄存器内的上拉节点连接；对于位于第4n-3级的任意一级移位寄存器，该移位寄存器的第二控制信号端与所述第一时钟信号线连接，该移位寄存器的第三控制信号端与所述第二时钟信号线连接，该移位寄存器的时钟信号端与所述第三时钟信号线连接；对于位于第4n-2级的任意一级移位寄存器，该移位寄存器的第二控制信号端与所述第二时钟信号线连接，该移位寄存器的第三控制信号端与所述第三时钟信号线连接，该移位寄存器的时钟信号端与所述第四时钟信号线连接；对于位于第4n-1级的任意一级移位寄存器，该移位寄存器的第二控制信号端与所述第三时钟信号线连接，该移位寄存器的第三控制信号端与所述第四时钟信号线连接，该移位寄存器的时钟信号端与所述第一时钟信号线连接；对于位于第4n级的任意一级移位寄存器，该移位寄存器的第二控制信号端与所述第四时钟信号线连接，该移位寄存器的第三控制信号端与所述第一时钟信号线连接，该移位寄存器的时钟信号端与所述第二时钟信号线连接。第三方面，本公开实施例还提供了一种显示装置，包括：如上述的栅极驱动电路。第四方面，本公开实施例还提供了一种栅极驱动方法，所述栅极驱动方法基于上述的移位寄存器，所述栅极驱动方法包括：在预充阶段，所述预充复位电路响应于所述第一控制信号端所提供的第一控制信号的控制，将所述信号输入端所提供的处于有效电平状态的输入信号写入至所述上拉节点；在输出阶段，所述输出电路响应于所述上拉节点处处于有效电平状态的电信号的控制，将所述时钟信号端所提供的处于有效电平状态的时钟信号写入至所述信号输出端；在复位阶段，所述预充复位电路响应于所述第二控制信号端所提供的第二控制信号的控制，将所述信号输入端所提供的处于非有效电平状态的所述输入信号写入至所述上拉节点；所述输出电路响应于所述第二控制信号的控制，将所述时钟信号端所提供的处于本文档来自技高网...

【技术保护点】
1.一种移位寄存器，其特征在于，包括：预充复位电路和输出电路，所述预充复位电路和输出电路连接于上拉节点；所述预充复位电路与信号输入端、第一控制信号端、第二控制信号端连接，用于在预充阶段时响应于所述第一控制信号端所提供的第一控制信号的控制，将所述信号输入端所提供的处于有效电平状态的输入信号写入至所述上拉节点，以及用于在复位阶段时响应于所述第二控制信号端所提供的第二控制信号的控制，将所述信号输入端所提供的处于非有效电平状态的所述输入信号写入至所述上拉节点；所述输出电路与信号输出端、时钟信号端、所述第二控制信号端连接，用于在输出阶段时响应于所述上拉节点处处于有效电平状态的电信号的控制，将所述时钟信号端所提供的处于有效电平状态的时钟信号写入至所述信号输出端，以及用于在复位阶段时响应于所述第二控制信号的控制，将所述时钟信号端所提供的处于非有效电平状态的时钟信号写入至所述信号输出端。

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括：预充复位电路和输出电路，所述预充复位电路和输出电路连接于上拉节点；所述预充复位电路与信号输入端、第一控制信号端、第二控制信号端连接，用于在预充阶段时响应于所述第一控制信号端所提供的第一控制信号的控制，将所述信号输入端所提供的处于有效电平状态的输入信号写入至所述上拉节点，以及用于在复位阶段时响应于所述第二控制信号端所提供的第二控制信号的控制，将所述信号输入端所提供的处于非有效电平状态的所述输入信号写入至所述上拉节点；所述输出电路与信号输出端、时钟信号端、所述第二控制信号端连接，用于在输出阶段时响应于所述上拉节点处处于有效电平状态的电信号的控制，将所述时钟信号端所提供的处于有效电平状态的时钟信号写入至所述信号输出端，以及用于在复位阶段时响应于所述第二控制信号的控制，将所述时钟信号端所提供的处于非有效电平状态的时钟信号写入至所述信号输出端。2.根据权利要求1所述的移位寄存器，其特征在于，所述预充复位电路包括：第一晶体管和第二晶体管；所述第一晶体管的控制极与所述第一控制信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；所述第二晶体管的控制极与所述第二控制信号端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述信号输入端连接。3.根据权利要求1所述的移位寄存器，其特征在于，所述输出电路包括：第三晶体管、第四晶体管和第一电容。所述第三晶体管的控制极与所述上拉节点连接，所述第三晶体管的第一极与所述时钟信号端连接，所述第三晶体管的第二极与所述信号输出端连接；所述第四晶体管的控制极与所述第二控制信号端连接，所述第四晶体管的第一极与所述时钟信号端连接，所述第四晶体管的第二极与所述信号输出端连接。4.根据权利要求3所述的移位寄存器，其特征在于，还包括：防上拉电路；所述防上拉电路与时钟信号端、所述上拉节点和所述信号输出端连接，用于在所述输出阶段时响应于所述上拉节点处处于有效电平状态的电信号的控制，将所述上拉节点与所述信号输出端电连接。5.根据权利要求4所述的移位寄存器，其特征在于，所述防上拉电路包括：第五晶体管；所述第五晶体管的控制极与所述时钟信号端连接，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与所述信号输出端连接。6.根据权利要求1所述的移位寄存器，其特征在于，所述预充复位电路包括：第一晶体管、第二晶体管和第六晶体管；所述第一晶体管的控制极与所述第一控制信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；所述第二晶体管的控制极与所述第二控制信号端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第六晶体管的第一极连接；所述第六晶体管的控制极与第三控制信号端连接，所述第三晶体管的第二极与所述信号输入端连接。7.根据权利要求1-6中任一所述的移位寄存器，其特征在于，所述移位寄存器内的全部晶体管均为N型晶体管；或者，所述移位寄存器内的全部晶体管均为P型晶体管。8.一种栅极驱动电路，其特征在于，包括：若干个级联的移位寄存器，所述移位寄存器采用上述权利要求1至7中任意一项的所...

【专利技术属性】
技术研发人员：薛伟，李红敏，石跃，姜清华，
申请(专利权)人：京东方科技集团股份有限公司，合肥京东方光电科技有限公司，
类型：发明
国别省市：北京,11