两级判决反馈均衡器和包括两级判决反馈均衡器的显示器制造技术

本发明专利技术涉及两级判决反馈均衡器和包括两级判决反馈均衡器的显示器。该两级判决反馈均衡器被配置为在模拟输入处以第一数据速率接收串行数据。该两级判决反馈均衡器具有模拟输入和四个数字输出，并且包括第一级和第二级。第一级连接到模拟输入，并且包括由电流模式逻辑电路构成的半速率预测判决反馈均衡器。第二级连接到第一级，并且由互补金属氧化物半导体电路构成。

Two-stage Decision Feedback Equalizer and Display with Two-stage Decision Feedback Equalizer

【技术实现步骤摘要】
两级判决反馈均衡器和包括两级判决反馈均衡器的显示器相关申请的交叉引用本申请要求2018年3月5日提交的题为“混合半/四分之一速率DFE架构”的第62/638,739号美国临时申请的优先权和权益，该申请全部内容通过引用合并于此。
根据本专利技术的实施例的一个或多个方面涉及串行数据接收器，并且更具体地涉及用于串行数据接收器的判决反馈均衡器。
技术介绍
在集成电路中，串行数据接收器可以被配置为以高速进行操作，以实现与其他集成电路的高数据速率数据传输。在一些实施例中，数据速率和相应的时钟速率可能足够高，使得也在集成电路内的互补金属氧化物半导体(CMOS)电路可能无法以相同的时钟速率进行操作，或者如果CMOS电路以这样的时钟速率进行操作，则将会表现出不可接受的高功耗。在这种情况下，可以采用半速率或四分之一速率判决反馈均衡器来将接收到的串行数据流转换为两个或四个并行数据流，每个并行数据流分别在接收到的数据的一半或四分之一处。这种半速率或四分之一速率判决反馈均衡器可以在电流模式逻辑中实现，然而，电流模式逻辑可能会表现出相对高的功耗。因此，需要一种用于降低串行数据的数据速率的低功率电路。
技术实现思路
根据本公开的实施例，提供了一种用于在模拟输入处以第一数据速率接收串行数据的两级判决反馈均衡器，该两级判决反馈均衡器包括：第一级，包括半速率预测判决反馈均衡器，该半速率预测判决反馈均衡器具有连接到两级判决反馈均衡器的模拟输入的模拟输入、第一数字输出以及第二数字输出；和第二级，包括：第一触发器，具有连接到第一数字输出的数据输入；第二触发器，具有连接到第一数字输出的数据输入；第三触发器，具有连接到第二数字输出的数据输入；以及第四触发器，具有连接到第二数字输出的数据输入，第一级处于第一时钟域，被配置为利用具有等于第一数据速率的一半的频率的第一时钟进行操作，并且第二级处于第二时钟域，被配置为利用具有等于第一数据速率的四分之一的频率的第二时钟进行操作。在一些实施例中，第一级由电流模式逻辑电路构成。在一些实施例中，第二级由互补金属氧化物半导体电路构成。在一些实施例中，第一级包括：第一路径，具有连接到两级判决反馈均衡器的模拟输入的输入；以及第二路径，具有连接到两级判决反馈均衡器的模拟输入的输入，第一路径被配置为在第一时钟为低的一部分时间间隔期间，在第一数字输出处利用第一时钟的每个周期来产生数字数据值，并且第二路径被配置为在第一时钟为高的一部分时间间隔期间，在第二数字输出处利用第一时钟的每个周期来产生数字数据值。在一些实施例中，两级判决反馈均衡器进一步包括：时钟同步电路，被配置为使第二时钟的第一相位的跃变与第一时钟的第一相位的跃变对齐。在一些实施例中，时钟同步电路包括第五触发器，该第五触发器具有：数据输入，连接到第一时钟的第一相位；时钟输入，连接到第二时钟的第一相位；以及输出。在一些实施例中，时钟同步电路进一步包括相位内插器，该相位内插器被配置为接收：第一时钟的两个相位，该两个相位相差大于0度且小于180度，以及控制信号；并且形成：具有与控制信号相对应的相位的信号作为输出。在一些实施例中，两级判决反馈均衡器进一步包括控制逻辑电路，该控制逻辑电路具有：输入，连接到第五触发器的输出；以及输出，连接到相位内插器，该控制逻辑电路被配置为产生针对相位内插器的控制信号。在一些实施例中，控制逻辑电路包括递增-递减计数器，该递增-递减计数器被配置为：当第五触发器的输出为高时增加计数值，并且当第五触发器的输出为低时减少计数值。在一些实施例中，第一触发器具有：时钟输入，被配置为接收第二时钟的第一相位，第二时钟的第一相位具有与第一时钟的每隔一个下降沿对齐的上升沿。在一些实施例中，第二触发器具有：时钟输入，被配置为接收第二时钟的第二相位，第二时钟的第二相位具有与第二时钟的第一相位的每个下降沿对齐的上升沿。在一些实施例中，第三触发器具有：时钟输入，被配置为接收第二时钟的第三相位，第二时钟的第三相位具有比第二时钟的第一相位的每个上升沿靠后第二时钟的四分之一周期的上升沿。在一些实施例中，第四触发器具有：时钟输入，被配置为接收第二时钟的第四相位，第二时钟的第四相位具有与第二时钟的第三相位的每个下降沿对齐的上升沿。根据本公开的实施例，提供了一种用于在模拟输入处以第一数据速率接收串行数据的两级判决反馈均衡器，该两级判决反馈均衡器包括：第一级，连接到模拟输入，该第一级包括由电流模式逻辑电路构成的半速率预测判决反馈均衡器；以及第二级，连接到第一级，该第二级由互补金属氧化物半导体电路构成。在一些实施例中，第一级的半速率预测判决反馈均衡器具有：模拟输入，连接到两级判决反馈均衡器的模拟输入；第一数字输出；及第二数字输出；并且第二级包括：第一触发器，具有连接到第一数字输出的数据输入；第二触发器，具有连接到第一数字输出的数据输入；第三触发器，具有连接到第二数字输出的数据输入；及第四触发器，具有连接到第二数字输出的数据输入，第一级处于第一时钟域，被配置为利用具有等于第一数据速率的一半的频率的第一时钟进行操作，并且第二级处于第二时钟域，被配置为利用具有等于第一数据速率的四分之一的频率的第二时钟进行操作。在一些实施例中，第一级包括：第一路径，具有连接到两级判决反馈均衡器的模拟输入的输入；以及第二路径，具有连接到两级判决反馈均衡器的模拟输入的输入，第一路径被配置为在第一时钟为低的一部分时间间隔期间，在第一数字输出处利用第一时钟的每个周期来产生数字数据值，并且第二路径被配置为在第一时钟为高的一部分时间间隔期间，在第二数字输出处利用第一时钟的每个周期来产生数字数据值。在一些实施例中，两级判决反馈均衡器进一步包括：时钟同步电路，被配置为使第二时钟的第一相位的跃变与第一时钟的第一相位的跃变对齐。在一些实施例中，时钟同步电路包括第五触发器，该第五触发器具有：数据输入，连接到第一时钟的第一相位；时钟输入，连接到第二时钟的第一相位；以及输出。在一些实施例中，时钟同步电路进一步包括相位内插器，该相位内插器被配置为接收：第一时钟的两个相位，该两个相位相差大于0度且小于180度，以及控制信号；并且形成：具有与该控制信号相对应的相位的信号作为输出。根据本公开的实施例，提供了一种显示器，包括：时序控制器，具有串行数据输出；以及驱动器集成电路，具有用于以第一数据速率接收串行数据的模拟输入，该驱动器集成电路包括用于接收串行数据的两级判决反馈均衡器，该两级判决反馈均衡器具有连接到驱动器集成电路的模拟输入的模拟输入，该两级判决反馈均衡器包括：第一级，连接到驱动器集成电路的模拟输入，该第一级包括由电流模式逻辑电路构成的半速率预测判决反馈均衡器；以及第二级，连接到第一级，该第二级由互补金属氧化物半导体电路构成。附图说明参考说明书、权利要求和附图将会领会并理解本专利技术的这些以及其他的特征和优点，其中：图1是根据本专利技术的实施例的两级判决反馈均衡器的示意图；图2是根据本专利技术的实施例的两级判决反馈均衡器的示意图；图3是根据本专利技术的实施例的两级判决反馈均衡器的时序图；并且图4是根据本专利技术的实施例的显示器的框图。具体实施方式以下结合附图所阐述的详细描述旨在作为根据本专利技术提供的混合半/四分之一速率DFE的示例性实施例的描述，并且不旨在表示本文档来自技高网...

【技术保护点】
1.一种两级判决反馈均衡器，用于在模拟输入处以第一数据速率接收串行数据，所述两级判决反馈均衡器包括：第一级，包括半速率预测判决反馈均衡器，所述半速率预测判决反馈均衡器具有：模拟输入，连接到所述两级判决反馈均衡器的所述模拟输入；第一数字输出；以及第二数字输出；和第二级，包括：第一触发器，具有连接到所述第一数字输出的数据输入；第二触发器，具有连接到所述第一数字输出的数据输入；第三触发器，具有连接到所述第二数字输出的数据输入；以及第四触发器，具有连接到所述第二数字输出的数据输入，所述第一级处于第一时钟域，被配置为利用具有等于所述第一数据速率的一半的频率的第一时钟进行操作，并且所述第二级处于第二时钟域，被配置为利用具有等于所述第一数据速率的四分之一的频率的第二时钟进行操作。

【技术特征摘要】
2018.03.05 US 62/638,739;2018.08.08 US 16/058,8961.一种两级判决反馈均衡器，用于在模拟输入处以第一数据速率接收串行数据，所述两级判决反馈均衡器包括：第一级，包括半速率预测判决反馈均衡器，所述半速率预测判决反馈均衡器具有：模拟输入，连接到所述两级判决反馈均衡器的所述模拟输入；第一数字输出；以及第二数字输出；和第二级，包括：第一触发器，具有连接到所述第一数字输出的数据输入；第二触发器，具有连接到所述第一数字输出的数据输入；第三触发器，具有连接到所述第二数字输出的数据输入；以及第四触发器，具有连接到所述第二数字输出的数据输入，所述第一级处于第一时钟域，被配置为利用具有等于所述第一数据速率的一半的频率的第一时钟进行操作，并且所述第二级处于第二时钟域，被配置为利用具有等于所述第一数据速率的四分之一的频率的第二时钟进行操作。2.根据权利要求1所述的两级判决反馈均衡器，其中，所述第一级包括电流模式逻辑电路。3.根据权利要求1所述的两级判决反馈均衡器，其中，所述第二级包括互补金属氧化物半导体电路。4.根据权利要求1所述的两级判决反馈均衡器，其中，所述第一级包括：第一路径，具有连接到所述两级判决反馈均衡器的模拟输入的输入；以及第二路径，具有连接到所述两级判决反馈均衡器的模拟输入的输入，所述第一路径被配置为在所述第一时钟为低的一部分时间间隔期间，在所述第一数字输出处利用所述第一时钟的每个周期来产生数字数据值，并且所述第二路径被配置为在所述第一时钟为高的一部分时间间隔期间，在所述第二数字输出处利用所述第一时钟的每个周期来产生数字数据值。5.根据权利要求1所述的两级判决反馈均衡器，进一步包括：时钟同步电路，被配置为使所述第二时钟的第一相位的跃变与所述第一时钟的第一相位的跃变对齐。6.根据权利要求5所述的两级判决反馈均衡器，其中，所述时钟同步电路包括第五触发器，所述第五触发器具有：数据输入，连接到所述第一时钟的所述第一相位；时钟输入，连接到所述第二时钟的所述第一相位；以及输出。7.根据权利要求6所述的两级判决反馈均衡器，其中，所述时钟同步电路进一步包括：相位内插器，所述相位内插器被配置为：接收：所述第一时钟的两个相位，所述两个相位相差大于0度且小于180度；以及控制信号；并且形成：具有与所述控制信号相对应的相位的信号作为输出。8.根据权利要求7所述的两级判决反馈均衡器，进一步包括控制逻辑电路，所述控制逻辑电路具有：输入，连接到所述第五触发器的所述输出；以及输出，连接到所述相位内插器，所述控制逻辑电路被配置为产生针对所述相位内插器的所述控制信号。9.根据权利要求8所述的两级判决反馈均衡器，其中，所述控制逻辑电路包括递增-递减计数器，所述递增-递减计数器被配置为：当所述第五触发器的所述输出为高时增加计数值，并且当所述第五触发器的所述输出为低时减少所述计数值。10.根据权利要求1所述的两级判决反馈均衡器，其中，所述第一触发器具有：时钟输入，被配置为接收所述第二时钟的第一相位，所述第二时钟的所述第一相位具有与所述第一时钟的每隔一个下降沿对齐的上升沿。11.根据权利要求10所述的两级判决反馈均衡器，其中，所述第二触发器具有：时钟输入，被配置为接收所述第二时钟的第二相位，所述第二时钟的所述第二相位具有与所述第二时钟的第一相位的每个下降沿...

【专利技术属性】
技术研发人员：安普·P·若泽，A·阿米尔克汉尼，M·赫克马特，
申请(专利权)人：三星显示有限公司，
类型：发明
国别省市：韩国,KR