时钟分频器装置及其方法制造方法及图纸

一种用于实施时钟分频器的方法包括：响应于检测到处理器核心[114]处的电压降[408]，将输入时钟信号提供至传输门多路复用器[210]，用于在两个拉伸‑启用信号中的一个拉伸‑启用信号之间进行选择。在一些实施方案中，在两个拉伸‑启用信号中的所述一个拉伸‑启用信号之间进行选择包括将一组核心时钟启用信号输入至时钟分频器电路[202]中，并修改所述一组核心时钟启用信号以生成所述拉伸‑启用信号。基于所述所选择的拉伸‑启用信号生成输出时钟信号。

Clock frequency divider device and its method

【技术实现步骤摘要】
【国外来华专利技术】时钟分频器装置及其方法
技术介绍
相关技术的描述例如集成电路(IC)微处理器装置的数据处理装置可以包括在单个半导体裸片处制造的大量数据子系统。例如，除了中央处理单元之外，IC微处理器装置还可以包括存储器接口子系统和图形加速子系统。每个数据子系统可以作为数据处理器操作，并且可以包括不同的操作频率限制。因此，如果每个数据子系统被配置成以可以与另一数据子系统的频率不同的相应频率操作，则通常会提高微处理器装置的计算性能。此外，如果在数据子系统继续操作的同时可以有效地改变特定数据子系统的操作频率，则会是有利的。例如，通过改变提供给所述数据子系统的时钟信号的频率，微处理器可以在有效或标称功率操作模式与低功率操作模式之间转换数据子系统。附图说明通过参考附图，可以更好地理解本公开，并且本公开的众多特征和优点对于本领域技术人员而言是显而易见的。在不同附图中使用相同的附图标记表示相似或相同的项目。图1示出根据至少一些实施方案的利用时钟分频器的处理系统的框图。图2示出根据一些实施方案的图1的处理器核心的一部分的框图。图3示出根据一些实施方案的各种时钟信号的波形图。图4是根据一些实施方案通过调节用于生成时钟信号的启用信号而响应于电压衰减来调节处理器处的时钟信号的方法的流程图。具体实施方式图1至图4公开了用于实施时钟分频器的技术，用于支持与例如处理器处的功率模式的变化相关联的时钟斜升和斜降。时钟分频器可以使用级联触发器和多路复用器构建，以控制时钟斜升/斜降的分频时钟。然而，在时钟路径中添加触发器可能会增加抖动，这将对可应用于处理器的至少一个模块的最大时钟频率(Fmax)产生影响。因此，在一些实施方案中，时钟分频器电路包括传输门多路复用器(mux)，其中时钟信号(ClkIn)用作在两个启用(CKGEN_EnableA和CKGEN_EnableB)输入之间进行挑选的选择信号。通过调制施加到启用输入的CKGEN_EnableA和CKGEN_EnableB位，可以例如0.5分频器增量(例如，1.0、1.5、2.0、2.5等)调节时钟因子。通过以阈值粒度(例如，0.5分频器增量)执行时钟分频，时钟分频器在CC6进入/退出和扫描移位复位进入/退出期间支持较慢的时钟斜升/斜降。由时钟分频器启用的时钟频率的缓慢斜升/斜降反过来能缓解与有时在本文中称为di/dt的电源电流的快速变化相关的问题。在接收到通过检测到电源衰减触发的拉伸断言信号(即，StretchEn)后，时钟分频器还通过修改核心时钟启用信号的现有启用流来启用具有减少的等待时间的时钟拉伸。在操作中，CKGEN_EnableA和CKGEN_EnableB位可以被StrEn断言(由电源衰减触发)覆盖，以强制拉伸时钟频率。此外，在一些实施方案中，时钟分频器包括mux内的占空比调节器，以实现占空比调节。在时钟分频器内提供占空比调节器能避免增加额外的级来支持占空比调节，从而减少抖动。图1示出根据至少一些实施方案的利用时钟分频器的处理系统100的框图。在所描绘的实例中，处理系统100包括计算复合体102(也称为“核心复合体”)、高速缓存层次结构104、存储器控制器106和南桥108。计算复合体102包括多个处理器核心，例如，图1的实例中描绘的四个处理器核心111、112、113、114。处理器核心可以包括中央处理单元(CPU)核心、图形处理单元(GPU)核心、数字信号处理器(DSP)核心或其组合。应理解，计算复合体102的处理器核心的数量可以少于或多于四个。存储器控制器106作为高速缓存层次结构104与系统存储器110之间的接口操作。因此，要高速缓存在高速缓存层次结构104中的数据通常被操作为数据块，所述数据块被称为“高速缓存行”，并且使用系统存储器110的物理地址进行寻址或者以另外的方式位于存储器层次结构中。存储器控制器106响应于来自高速缓存层次结构104的存储器请求而从系统存储器110存取高速缓存行。同样，当含有修改数据的高速缓存行从高速缓存层次结构104中被逐出并因此需要在系统存储器110中更新时，存储器控制器106管理此回写过程。南桥108作为高速缓存层次结构104、存储器控制器106和处理系统100的一个或多个外围设备(未示出)之间的接口操作(例如，网络接口、键盘、鼠标、显示器和其它输入/输出装置)。高速缓存层次结构104包括两个或更多个高速缓存级别。在所示实例中，高速缓存层次结构104包括三个高速缓存级别：1级(L1)、2级(L2)和3级(L3)。对于L1，核心复合体102为每个处理核心实施小的私有高速缓存，其被描绘为L1高速缓存121、122、123、124，每个高速缓存与如图1描绘的处理器核心111至114中的对应一个相关联。对于L2，核心复合体102为每个处理器核心实施更大的私有高速缓存，其分别被描绘为对应于处理器核心111至114的L2高速缓存131、132、133、134，也如图1所示。L2高速缓存131至134中的每一个对于其对应的处理器核心是私有的，但是高速缓存层次结构104操作用于维持L2高速缓存131至134之间的一致性。L2高速缓存131至134可以是直接映射的，或者在一些实施方案中是n路组关联高速缓存。对于L3高速缓存级别，高速缓存层次结构104实施L3高速缓存140，所述L3高速缓存由核心复合体102的处理器核心共享，并且因此至少由L2高速缓存131至134共享。L3高速缓存140的组件包括但不限于至少一个电平位移器142。在一些实施方案中，例如图3中所示，L3高速缓存140包括每个处理核心一个电平位移器142，例如当处理器核心111至114具有不同的频率和/或电压时。如图1所示，四个处理器核心111、112、113、114中的每一个(例如，处理器核心114)包括时钟网154(也称为“网状时钟”或“时钟树”)、数字频率合成逻辑(DFS)164、CKGEN逻辑174和离散傅里叶变换(DFT)逻辑184。处理器核心114通常被配置成执行指令集(例如，计算机程序)以代表电子装置执行操作。为了执行指令集，处理器核心包括一个或多个模块，例如提取状态、调度级、执行单元、存储器控制器、输入/输出接口、高速缓存等，所述模块各自由同步逻辑元件、逻辑门和其它组件组成。处理器核心114使用一个或多个时钟信号来同步这些组件的操作。在一些实施方案中，处理器核心114从L3高速缓存接收时钟信号的同步版本，并且时钟网154将各种版本的时钟信号分配至处理器核心114的各种组件。L3高速缓存140的电平位移器142向CKGEN逻辑174提供P-状态时钟。CKGEN逻辑174管理与由处理器核心114的时钟速度和功率模式改变(例如，C-状态改变)导致的供电电流快速改变(即，di/dt事件)相关联的问题。在一些实施方案中，DFS164是用于管理C状态和扫描-位移复位行为的2相DFS。DFS164对处理器核心114的各种模块执行时钟分频，包括例如用于C状态进入和退出的时钟斜升或斜降、用于扫描位移复位的时钟分频和用于衰减的两相拉伸的操作。如关于图2进一步讨论，每个DFS164还包括时钟分频器电路和占空比调节器，所述DFS为每个处理器核心提供对时钟斜坡、分频和拉伸的独立控制。在至少一个实施方案本文档来自技高网...

【技术保护点】
1.一种方法，包括：响应于检测到处理器核心[114]处的电压降[408]，将输入时钟信号提供至传输门多路复用器[210]，用于在两个拉伸‑启用信号中的一个拉伸‑启用信号之间进行选择；以及基于所述所选择的拉伸‑启用信号生成输出时钟信号[412]。

【技术特征摘要】
【国外来华专利技术】2017.02.24 US 15/441,6131.一种方法，包括：响应于检测到处理器核心[114]处的电压降[408]，将输入时钟信号提供至传输门多路复用器[210]，用于在两个拉伸-启用信号中的一个拉伸-启用信号之间进行选择；以及基于所述所选择的拉伸-启用信号生成输出时钟信号[412]。2.如权利要求1所述的方法，其中在两个拉伸-启用信号中的所述一个拉伸-启用信号之间进行选择包括：将一组核心时钟启用信号输入至时钟分频器电路[202]中；以及修改所述一组核心时钟启用信号以生成所述拉伸-启用信号。3.如权利要求2所述的方法，其中修改所述一组核心时钟启用信号包括：在所述时钟分频器电路中逻辑组合所述一组核心时钟启用信号以生成所述拉伸-启用信号。4.如权利要求2所述的方法，还包括：响应于检测到所述处理器核心处的所述电压降，断言拉伸断言信号[406]以基于所述所选择的拉伸-启用信号生成所述输出时钟信号。5.如权利要求4所述的方法，还包括：在检测到所述处理器核心处的所述电压降之后，响应于检测到所述处理器核心处的电压增加[416]，解除断言所述拉伸断言信号以基于所述一组核心时钟启用信号生成所述输出时钟信号[410]。6.如权利要求1所述的方法，其中生成所述输出时钟信号包括：将所述输出时钟信号的频率从第一频率改变至第二频率，其中所述第二频率小于所述第一频率。7.如权利要求6所述的方法，还包括：在检测到所述处理器核心处的所述电压降之后，响应于检测到所述处理器核心处的电压增加，将所述输出时钟信号从所述第二频率修改至第三频率，其中所述第三频率大于所述第二频率。8.一种方法，包括：生成一组核心时钟启用信号[404]；将所述一组核心时钟启用信号提供至处理器核心[114]；基于所述一组核心时钟启用信号生成第一频率的第一输出时钟信号[406]；以及响应于检测...

【专利技术属性】
技术研发人员：迪佩什·约翰，史蒂文·科姆鲁施，维布霍尔·米塔尔，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国,US