一种基于选择网络的片上时延线制造技术

本发明专利技术提供一种基于选择网络的片上时延线，包括单端片上时延线和其对应的单端时延选择网络、差分片上时延线和其对应的差分时延选择网络。本发明专利技术能通过电信号进行控制，对输入射频信号造成特定的时间延迟，可以实现片上2GHz～20GHz范围内最大1ns左右的时延。

A Delay Line on Chip Based on Selection Network

【技术实现步骤摘要】
一种基于选择网络的片上时延线
本专利技术涉及集成电路
，具体涉及一种基于选择网络的片上时延线。
技术介绍
时延线在不同的电路中有着广泛应用，如相控阵系统、延时锁定环(DelayLockedLoops)、滤波器和均衡器等。传统的窄带相控阵一般采用移相器和可变增益控制元件组成阵元，而移相器用移相近似时延的本质会使宽带信号产生畸变，其引入的误差量取决于信号瞬时带宽和信号在阵元间的传播延时差，在需要处理超宽带信号的应用中，时延线不可或缺。现有的已公开的时延线技术存在延时范围小(小于200ps延时)、不适用于大规模延时阵列、组阵不灵活等问题。
技术实现思路
针对现有技术的不足，本专利技术提出一种基于选择网络的片上时延线，其通过电信号进行控制，对输入射频信号造成特定长度的时间延迟。本专利技术的目的通过如下技术方案来实现：一种基于选择网络的片上时延线，其特征在于，其包括单端片上时延线和其对应的单端时延选择网络、差分片上时延线和其对应的差分时延选择网络；所述的单端片上时延线结构包括片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn-2，CSn-1，CSn、片上电感LS1，LS2，LS3本文档来自技高网...

【技术保护点】
1.一种基于选择网络的片上时延线，其特征在于，其包括单端片上时延线和其对应的单端时延选择网络、差分片上时延线和其对应的差分时延选择网络。所述的单端片上时延线结构包括片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn‑2，CSn‑1，CSn、片上电感LS1，LS2，LS3，LS4，……LSn‑2，LSn‑1，LSn和片上电阻RS0，电感LS1的一端与电容CS0的一端相连，电感LS1的另一端与电容CS1的一端和电感LS2的一端相连，电感LS2的另一端与电容CS2的一端和电感LS3的一端相连，依次类推，电感LSn‑1的另一端与电容CSn‑1的一端和电感LSn的一端相连，最后一个电感LSn...

【技术特征摘要】
1.一种基于选择网络的片上时延线，其特征在于，其包括单端片上时延线和其对应的单端时延选择网络、差分片上时延线和其对应的差分时延选择网络。所述的单端片上时延线结构包括片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn-2，CSn-1，CSn、片上电感LS1，LS2，LS3，LS4，……LSn-2，LSn-1，LSn和片上电阻RS0，电感LS1的一端与电容CS0的一端相连，电感LS1的另一端与电容CS1的一端和电感LS2的一端相连，电感LS2的另一端与电容CS2的一端和电感LS3的一端相连，依次类推，电感LSn-1的另一端与电容CSn-1的一端和电感LSn的一端相连，最后一个电感LSn与电容CSn的一端相连，所有片上电容的另一端都与电路的地相连；每个片上电容与其下标相同的电感组成一个时延单元，每个时延单元连接成单端低通滤波器形式，单端片上时延线的输入端IS提供射频输入信号，单端片上时延线输出信号包括OS0、OS1、OS2、OS3、OS4、……OSn-3、OSn-2、OSn-1、OSn，输出信号的位置位于电感的端口，OS0位于电感LS1的一端，OS1位于电感LS1的另一端，OS2位于电感LS2的另一端，依次类推，OSn位于电感LSn的另一端，片上电阻RS0接在时延线的末端，一端接OSn，另一端接地，所述的电阻RS0的值等于根据时延线电感、电容值计算的特征阻抗值；其中，n表示单端时延线时延单元数量，n≥1。所述的片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn-2，CSn-1，CSn均为使用N型金属-氧化物-半导体场效应晶体管控制的开关电容阵列，所述的开关电容阵列包括片上电容CSA0、CSA1、CSA2、CSA3、CSA4、……、CSAm、NMOS晶体管MS1、MS2、MS3、MS4、……、MSm，电容CSA1的一端与晶体管MS1的漏极连接，晶体管MS1的源极接地，组成第1开关支路，电容CSA2的一端与晶体管MS2的漏极连接，晶体管MS2的源极接地，组成第2开关支路，依次类推，电容CSAm的一端与晶体管MSm的漏极连接，晶体管Mm的源极接地，组成第m开关支路；固定电容CSA0的一端接地，电容CSA0的另一端分别与电容CSA1、CSA2、CSA3、CSA4、……、CSAm的另一端相连，该端口标记为OS；晶体管MS1的栅极接控制信号GS1，晶体管MS2的栅极接控制信号GS2，依次类推，晶体管MSm的栅极接控制信号GSm，端口OS对应所述的单端时延线的OS0、OS1、OS2、……、OSn；其中，m表示单端时延线的开关电容阵列开关支路数量，m≥1；所述的片上电感为片上八边形螺旋电感，电感的绕线方式为正八边形，电感主体使用工艺允许的最厚层金属，电感采用左进右出的结构以缩小两个级联电感的连线距离，线圈的匝数和内径根据所需的时延步进调整；电感的左侧为输出信号OSk-1，右侧为输出信号OSk，其中，n≥k≥1；所述的差分片上时延线结构包括片上电容CD0、CD1、CD2、CD3、CD4、……CDq-2、CDq-1、CDq、片上电感LDP1、LDP2、LDP3、LDP4、……、LDPq-2、LDPq-1、LDPq、LDN1、LDN2、LDN3、LDN4、……LDNq-2、LDNq-1、LDNq和片上电阻RD0；电感LDP1的一端与电容CD0的一端相连，电感LDP1的另一端与电容CD1的一端和电感LDP2的一端相连，电感LDP2的另一端与电容CD2的一端和电感LDP3的一端相连，依次类推，电感LDPq-1的另一端与电容CDq-1的一端和电感LDPq的一端相连；电感LDN1的一端与电容CD0的另一端相连，电感LDN1的另一端与电容CD1的另一端和电感LDN2的一端相连，电感LDN2的另一端与电容CD2的另一端和电感LDN3的一端相连，依次类推，电感LDNq-1的另一端与电容CDq-1的另一端和电感LDNq的一端相连，CD1、LDP1、LDN1组成一个时延单元，依次类推，所述的差分片上时延线结构共包括q个时延单元，每个时延单元电路连接成差分低通滤波器形式，差分片上时延线的输入端IDP、IDN提供差分射频输入信号，差分片上时延线输出信号包括(ODP0，ODN0)、(ODP1，ODN1)、(ODP2，ODN2)、(ODP3，ODN3)、……、(ODPq-2，ODNq-2)、(ODPq-1，ODNq-1)、(ODPq，ODNq)，ODP0位于电感LDP1的一端，ODN0位于电感LDN1的一端，ODP1位于电感LDP1的另一端，ODN1位于电感LDN1的另一端，ODP2位于电感LDP2的另一端，ODN2位于电感LDN2的另一端，依次类推，ODPq位于电感LDPq的另一端，ODNq位于电感LDNq的另一端，片上电阻RD0接在时延线的末端，一端接ODPq，另一端接ODNq；电阻RD0的值等于根据时延线电感、电容值计算的特征阻抗值；其中，q表示差分时延线时延单元数量，q≥1；所述的差分时延线的片上电容CD0、CD1、CD2、CD3、CD4、……CDq-2、CDq-1、CDq均为使用N型金属-氧化物-半导体场效应晶体管控制的开关电容阵列，其包括片上电容CDA0、CDA11、CDA12、CDA21、CDA22、CDA31、CDA32、CDA41、CDA42、……、CDAp1、CDAp2、NMOS晶体管MD11、MD12、MD13、MD21、MD22、MD23、MD31、MD32、MD33、MD41、MD42、MD43、……、MDp1、MDp2、MDp3，电容CDA11的一端与晶体管MD11，MD12的漏极连接，晶体管MD12的源极接地；电容CDA12的一端与晶体管MD11源极，MD13的漏极连接，晶体管MD13的源极接地，组成第1个开关支路，依次类推，电容CDAp1的一端与晶体管MDp1，MDp2的漏极连接，晶体管MDp2的源极接地；电容CDAp2的一端与晶体管MDp1源极，MDp3的漏极连接，晶体管MDp3的源极接地，组成第p个开关支路；固定电容CDA0的一端分别与电容CDA11、CDA21、CDA31、CDA41...

【专利技术属性】
技术研发人员：徐志伟，厉敏，李娜雨，王绍刚，张梓江，高会言，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江,33