半周期延时电路制造技术

本发明专利技术公开了一种半周期延时电路，对输入的数字信号进行N个半周期的延迟，其包括一反相器及N个移位单元，每个移位单元均具有两个差分信号输入端入与两个差分信号输出端，且每个移位单元还具有两个差分时钟输入端，外部一对差分信号输入第一个移位单元的差分输入端，第N个移位单元的差分输出端输出延迟后的差分信号，其余各个移位单元的差分输出端与差分输入端依次顺序连接；外部一时钟信号输入反相器的输入端，外部时钟信号与反相器输出的时钟信号形成一对差分时钟信号，差分时钟信号分别输入各个移位单元的差分时钟输入端；N为大于1的自然数。本发明专利技术的半周期延时电路减少了所需要使用的场效应管的数量，节省了功耗及芯片占用的面积；并增强了抗共模噪声干扰能力。

【技术实现步骤摘要】
半周期延时电路
本专利技术涉及集成电路领域，更具体地涉及一种对输入的差分数字信号进行N个半周期的延迟的半周期延时电路。
技术介绍
在一些特定的集成电路应用中，如高速数据接口电路中，通常需要将数字信号延迟N/2个时钟周期，也即N个半周期的延迟，而实现N个半周期的延迟的模块即为半周期延时电路。目前，现有技术的半周期延时电路是由N个D触发器级联而成的，如图1所示(以N＝4的情况来举例说明)，该半周期延时电路包括4个D触发器D1、D2、D3、D4。其中，第奇数级D触发器的时钟输入端接时钟信号CLKN,第偶数级D触发器的时钟输入端接时钟信号CLKP(如图1所示，CLKP、CLKN为互补的时钟信号)。除最后一级D触发器以外，其余每个D触发器的输出端Q均与下一个D触发器的输入端D相连。若当输入信号DIN在时钟信号CLKP上升沿来临时更新，第1级D触发器要在时钟信号CLKP的下降沿来临时对输入信号DIN采样，即在时钟信号CLKP上升沿来临后的半个时钟周期(时钟周期指的是CLKP,CLKN的振荡周期)对输入信号DIN采样，并输出信号O1。因此输出信号O1实际是对输入信号DIN延迟半个周期后进行输出，且本文档来自技高网...

【技术保护点】
一种半周期延时电路，对输入的数字信号进行N个半周期的延迟，其特征在于，包括一反相器及N个移位单元，每个所述移位单元均具有两个差分信号输入端入与两个差分信号输出端，且每个所述移位单元还具有两个差分时钟输入端，外部一对差分信号输入第一个所述移位单元的差分输入端，第N个所述移位单元的差分输出端输出延迟后的差分信号，其余各个所述移位单元的差分输出端与差分输入端依次顺序连接；外部一时钟信号输入所述反相器的输入端，所述反相器的输出端输出另一时钟信号，所述外部时钟信号与所述反相器输出的时钟信号形成一对差分时钟信号，所述差分时钟信号分别输入各个所述移位单元的差分时钟输入端；N为大于1的自然数。

【技术特征摘要】
1.一种半周期延时电路，对输入的数字信号进行N个半周期的延迟，其特征在于，包括一反相器及N个移位单元，每个所述移位单元均具有两个差分信号输入端入与两个差分信号输出端，且每个所述移位单元还具有两个差分时钟输入端，外部一对差分信号输入第一个所述移位单元的差分输入端，第N个所述移位单元的差分输出端输出延迟后的差分信号，其余各个所述移位单元的差分输出端与差分输入端依次顺序连接；外部一时钟信号输入所述反相器的输入端，所述反相器的输出端输出另一时钟信号，所述外部时钟信号与所述反相器输出的时钟信号形成一对差分时钟信号，所述差分时钟信号分别输入各个所述移位单元的差分时钟输入端；N为大于1的自然数。2.如权利要求1所述的半周期延时电路，其特征在于，当输入所述移位单元的两个差分时钟输入端的时钟信号的差值为正时，当前移位单元的差分输入端更新数据。3.如权利要求2所述的半周期延时电路，其特征在于，每个所述移位单元具有完全相同的结构特征，均包括五个P型场效应管与五个N型场效应管。4.如权利要求3所述的半周期延时电路，其特征在于，每个所述移位单元均包括第一场效应管、第二场效应管、第三场效应管、第四场效应管、第五场效应管、第六场效应管、第七场效应管、第八场效应管、第九场效应管及第十场效应管；所述第一场效应管及第二场效应管的源极均与外部电源连接，所述第一场效应管、第三场效应管、第七场效应...

【专利技术属性】
技术研发人员：何力，
申请(专利权)人：四川和芯微电子股份有限公司，
类型：发明
国别省市：四川,51