一种高速ADC数据传输的位同步方法技术

本发明专利技术公开一种高速ADC数据传输的位同步方法，属于SoC技术领域。在差分转单端电路后依次插入相位调节电路、时序检测电路和时序控制电路；通过所述时序检测电路反馈被检测信号的时序状态及状态类型，由所述时序控制电路调整所述相位调节电路的延时以确定最佳的采样位置。本发明专利技术提供的高速ADC数据传输的位同步方法在线可配，能够自适应调整，能够降低数据传输出错的风险。

A Bit Synchronization Method for High Speed ADC Data Transmission

【技术实现步骤摘要】
一种高速ADC数据传输的位同步方法
本专利技术涉及SoC
，特别涉及一种高速ADC数据传输的位同步方法。
技术介绍
随着电子技术及交叉领域技术的协同发展，多用户检测、多目标捕获跟踪等技术得到广泛应用，多通道采样处理系统在现代电子结构体系中越来越重要。为满足较宽频带覆盖和较高灵敏度的系统需求，适应电子设备小型化、低功耗的发展趋势，基于多通道高速ADC设计多通道采样处理平台成为一种普遍采用的解决方案。源同步传输将数据与时钟同步传输，在高速ADC数据通路中被广泛使用。在数据传输速率不断提高的情况下，数据有效窗口不断缩小，如何在接收端获取正确的数据成为接收端接口设计的硬性要求。在高传输速率的多通道采样处理系统中，高速接口设计受多方面因素影响。以ADC与FPGA组成的系统为例，在印制电路板设计上要考虑高速传输线的信号完整性，布局布线时要考虑阻抗连续性和减小串扰，在FPGA内部要注意走线规则。在发送端，ADC输出时钟及数据本身可能存在抖动；在印制板上，高速数据在传输过程中会因布线等原因产生抖动；在接收端，采样时钟、帧时钟、数据分别经过内部时钟网络、数据通路时相对相位关系可能会发生变化。尽管严格保证ADC各通道串行数据与采样时钟的走线等长，采用普通的数据接口与解串逻辑也不能实现数据的稳定接收。ADC接收端的接口设计成为决定多通道采用处理系统性能优劣的关键。Xilinx公司Vertex5系列的FPGA为实现高速数据可靠传输，在差分信号转单端信号后，采用片同步技术保证数据同步。片同步技术通过调整IO延迟锁定最佳采样位置实现比特对齐，又称为位同步；通过比特滑动不断的校验数据和调整时序实现字节对齐，又称为字节同步。该技术以接收数据和发送训练序列的比对结果为判定依据，在设置训练序列时需注意训练字节对搜索效果的影响。SoC在系统应用时也会遇到类似的问题，要在前期设计阶段充分考虑。SoC设计又与FPGA有所不同，其设计方法也大相径庭。如果ADC与SoC采用SIP封装形式，数据在传输中还会由于BUMP及布线等引入抖动。受电源电压、温度、工艺等环境因素的影响，数据通路上的抖动不断变化。
技术实现思路
本专利技术的目的在于提供一种高速ADC数据传输的位同步方法，具有在线可配，可自适应调整，能够降低数据传输出错风险的功能。为解决上述技术问题，本专利技术提供一种高速ADC数据传输的位同步方法，包括：在差分转单端电路后依次插入相位调节电路、时序检测电路和时序控制电路；通过所述时序检测电路反馈被检测信号的时序状态及状态类型，由所述时序控制电路调整所述相位调节电路的延时以确定最佳的采样位置。可选的，所述相位调节电路用于延迟被检测信号，其延迟时间由调节步长和所述时序控制电路输出的调节值决定；最大调节值与调节步长的乘积小于数据时间宽度，时钟信号的相位调节电路额外增加锁相功能。可选的，所述时序检测电路在所述相位调节电路后一级采样时钟和数据，根据时钟CLK和数据DATA的相位关系输出时序状态及状态类型。可选的，所述时序检测电路采样时钟和数据的检测方法为：为时钟CLK建立一个检测窗口，在所述检测窗口内存在多个检测点，检测窗口中间位置设置为主检测点，中间位置两边设置有数目相等的侧检测点，位于主检测点左侧的即为左侧检测点，位于主检测点右侧的即为右侧检测点；每个检测点位置中，采样的数据全部相等时时序状态为正常；采样的数据不全相等时，选取出现次数最多的数据为正确数据，采样的数据出错的检测点为左侧检测点则状态类型为SETUP，为右侧检测点则状态类型为HOLD。可选的，所述时序控制电路经历时序搜索、时序调整过程完成时序控制，通过通用总线接口与CPU通信，由CPU在线配置基本参数，根据所述时序检测电路反馈的时序状态及状态类型进行时序搜索、时序调整，通过调整时钟相位、数据延时进行相位调节，保证最佳的采样时序。可选的，由CPU在线配置基本参数具体为：所述时序控制电路通过通用总线接口与CPU通信，CPU发出配置信息，所述时序控制电路反馈状态信息，使得时序搜索及时序调整过程在线可配，通信内容包括控制信息、状态信息和搜索信息：（a）控制信息：CPU能够选择调整时钟相位或者数据延迟的调节手段，选择调整时钟相位和数据延迟的调节方向及最大调节区间、配置采集时序状态和状态类型的监测时间，配置上报错误警告的出错阈值、屏蔽时序状态和状态类型；（b）状态信息：所述时序控制电路向CPU反馈在监测时间内采集的时序状态及状态类型；（c）搜索信息：CPU参与时序搜索过程，拥有时钟相位搜索和数据延迟搜索的启用权，拥有数据通道是否参与调节的控制权。可选的，所述时序搜索包括时钟相位搜索和数据延迟搜索，由CPU配置两种搜索方式是否启用，数据通道是否参与时序搜索过程，当两种搜索方式全都启用时，先完成时钟相位搜索：（a）时钟相位搜索：时钟相位默认情况下位于可调节范围的中间位置，进入时钟相位搜索后，统计各数据通路的时序状态及状态类型，当存在时序状态异常时，分析各异常状态数据通路的状态类型，当状态类型SETUP占据多数，时钟相位增加一个步长，当状态类型HOLD占据多数，时钟相位减小一个步长，当时钟状态正常或者时钟相位固定在两个相位间跳转，结束时钟相位搜索过程，搜索过程出现在两个时钟相位间跳转时，选取与默认时钟相位接近的；（b）数据延迟搜索：数据延迟默认情况下位于可调节范围的中间位置，进入数据延迟搜索后，分析其时序状态及状态类型，时序状态异常时，根据状态类型进行调整，状态类型为SETUP时，数据延迟减小一个步长，状态类型为HOLD时，数据延迟增加一个步长，当时序状态正常，结束数据延迟搜索。可选的，所述时序调整用于处理时序搜索后出现的时序状态异常，根据CPU配置的控制信息进行时序调整；当时序状态异常次数超过出错阈值，所述时序控制电路向CPU上报错误警告，并根据CPU配置的调节手段、调节方向、最大调节区间和监测时间进行操作：（a）当调节手段为时钟相位，时序控制电路统计时序状态异常的数据通道并分析状态类型，选取出现次数较多的状态类型，根据CPU配置的调节方向增加或减小调节值，等待一段监测时间后，再次采集时序状态，在最大调节区间内时序状态全部正常则调节过程结束，否则上报CPU；（b）当调节手段为数据延迟，时序控制电路根据反馈的状态类型和配置的调节方向增加或减小调节值，等待一段监测时间后，再次采集时序状态，在最大调节区间内时序状态正常则调节过程结束，否则上报CPU；所述监测时间通过计数器实现，由电路的工作频率和配置的监测时间寄存器值决定。在本专利技术中提供了一种高速ADC数据传输的位同步方法，在差分转单端电路后依次插入相位调节电路、时序检测电路和时序控制电路；通过所述时序检测电路反馈被检测信号的时序状态及状态类型，由所述时序控制电路调整所述相位调节电路的延时以确定最佳的采样位置。本专利技术具有以下有益效果：（1）利用数据与时钟的相位关系出错导致的SETUP/HOLD违例反映时序状态，由时序控制电路针对出现的相位变化关系进行自适应调整实现位同步；（2）通过通用总线接口与CPU通信，使得控制过程在线可配，采用软硬件协同的方式控制调节过程。附图说明图1是本专利技术提供的高速ADC数据传输的位同步方法的整体示意图；图2是所述时序检测电路检测方本文档来自技高网...

【技术保护点】
1.一种高速ADC数据传输的位同步方法，其特征在于，包括：在差分转单端电路后依次插入相位调节电路、时序检测电路和时序控制电路；通过所述时序检测电路反馈被检测信号的时序状态及状态类型，由所述时序控制电路调整所述相位调节电路的延时以确定最佳的采样位置。

【技术特征摘要】
1.一种高速ADC数据传输的位同步方法，其特征在于，包括：在差分转单端电路后依次插入相位调节电路、时序检测电路和时序控制电路；通过所述时序检测电路反馈被检测信号的时序状态及状态类型，由所述时序控制电路调整所述相位调节电路的延时以确定最佳的采样位置。2.如权利要求1所述的高速ADC数据传输的位同步方法，其特征在于，所述相位调节电路用于延迟被检测信号，其延迟时间由调节步长和所述时序控制电路输出的调节值决定；最大调节值与调节步长的乘积小于数据时间宽度，时钟信号的相位调节电路额外增加锁相功能。3.如权利要求1所述的高速ADC数据传输的位同步方法，其特征在于，所述时序检测电路在所述相位调节电路后一级采样时钟和数据，根据时钟CLK和数据DATA的相位关系输出时序状态及状态类型。4.如权利要求3所述的高速ADC数据传输的位同步方法，其特征在于，所述时序检测电路采样时钟和数据的检测方法为：为时钟CLK建立一个检测窗口，在所述检测窗口内存在多个检测点，检测窗口中间位置设置为主检测点，中间位置两边设置有数目相等的侧检测点，位于主检测点左侧的即为左侧检测点，位于主检测点右侧的即为右侧检测点；每个检测点位置中，采样的数据全部相等时时序状态为正常；采样的数据不全相等时，选取出现次数最多的数据为正确数据，采样的数据出错的检测点为左侧检测点则状态类型为SETUP，为右侧检测点则状态类型为HOLD。5.如权利要求4所述的高速ADC数据传输的位同步方法，其特征在于，所述时序控制电路经历时序搜索、时序调整过程完成时序控制，通过通用总线接口与CPU通信，由CPU在线配置基本参数，根据所述时序检测电路反馈的时序状态及状态类型进行时序搜索、时序调整，通过调整时钟相位、数据延时进行相位调节，保证最佳的采样时序。6.如权利要求5所述的高速ADC数据传输的位同步方法，其特征在于，由CPU在线配置基本参数具体为：所述时序控制电路通过通用总线接口与CPU通信，CPU发出配置信息，所述时序控制电路反馈状态信息，使得时序搜索及时序调整过程在线可配，通信内容包括控制信息、状态信息和搜索信息：（a）控制信息：CPU能够选择调整时钟相位或者数据延迟的调节手段，选择调整时钟相位和数据延迟的调节方向及最大调节区间、配置采集时序状态和状态类型的监测时间，配置上报错误警告的出...

【专利技术属性】
技术研发人员：王亚军，吴江，桂江华，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏,32