具有衬底通孔结构的器件及其形成方法技术

本发明专利技术涉及具有衬底通孔结构的器件及其形成方法。本发明专利技术的器件包括：位于半导体衬底上的第一介电层、形成在第一介电层中的栅电极、以及穿透第一介电层并延伸至半导体衬底内的衬底通孔(TSV)结构。TSV结构包括导电层、环绕导电层的扩散阻挡层以及环绕扩散阻挡层的隔离层。在TSV结构的导电层的顶面上形成包括钴的覆盖层。

Devices with Substrate Through-hole Structure and Its Formation Method

【技术实现步骤摘要】
具有衬底通孔结构的器件及其形成方法本申请是于2013年11月22日提交的申请号为201310603941.X的名称为“具有衬底通孔结构的器件及其形成方法”的中国专利技术专利申请的分案申请。
本专利技术总体上涉及半导体领域，更具体地，涉及具有衬底通孔结构的器件及其形成方法。
技术介绍
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断改进，因此半导体工业已经历了快速的发展。在大多数情况下，集成度的改进来自于对最小部件尺寸的不断减小，这使得更多的部件被集成到给定的区域内。事实上，这些集成改进基本上是二维(2D)的，集成部件占据的体积基本上位于半导体晶圆的表面上。虽然光刻中显著的改进已经导致2DIC形成中相当大的改进，但是对在二维中可以实现的密度仍具有物理限制。这些限制中的一个是制造这些部件所需的最小尺寸。另外，当更多的器件被放进一个芯片时，需要更复杂的设计。在试图进一步增加电路密度过程中，研究了三维(3D)IC。在典型的3DIC形成工艺中，两个管芯接合在一起并在衬底上的每一个管芯和接触焊盘之间形成电连接件。例如，一种尝试包含将两个管芯接合在彼此的顶部上。然后，堆叠的管本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：半导体衬底；第一介电层，位于所述半导体衬底上；栅电极，形成在所述第一介电层中；衬底通孔(TSV)结构，穿透所述第一介电层并延伸至所述半导体衬底内，其中，所述衬底通孔结构包括导电层、环绕所述导电层的扩散阻挡层和环绕所述扩散阻挡层的隔离层；以及覆盖层，包括钴，所述覆盖层形成在所述衬底通孔结构的所述导电层的顶面上，其中，所述覆盖层的底面低于所述第一介电层的顶面，并且所述覆盖层的顶面高于所述第一介电层的顶面。

【技术特征摘要】
2013.08.28 US 14/012,1081.一种半导体器件，包括：半导体衬底；第一介电层，位于所述半导体衬底上；栅电极，形成在所述第一介电层中；衬底通孔(TSV)结构，穿透所述第一介电层并延伸至所述半导体衬底内，其中，所述衬底通孔结构包括导电层、环绕所述导电层的扩散阻挡层和环绕所述扩散阻挡层的隔离层；以及覆盖层，包括钴，所述覆盖层形成在所述衬底通孔结构的所述导电层的顶面上，其中，所述覆盖层的底面低于所述第一介电层的顶面，并且所述覆盖层的顶面高于所述第一介电层的顶面。2.根据权利要求1所述的半导体器件，其中，在所述衬底通孔结构的所述扩散阻挡层的顶面上形成所述覆盖层。3.根据权利要求1所述的半导体器件，还包括：第二介电层，位于所述第一介电层、所述衬底通孔结构和所述覆盖层上；以及接触通孔，形成在所述第二介电层中并电连接至所述衬底通孔结构。4.根据权利要求3所述的半导体器件，其中，所述接触通孔与所述覆盖层物理接触。5.根据权利要求3所述的半导体器件，其中，所述接触通孔穿透所述覆盖层并与所述衬底通孔结构的导电层物理接触。6.根据权利要求3所述的半导体器件，还包括：位于所述第一介电层和所述第二介电层之间的蚀刻停止层。7.根据权利要求3所述的半导体器件，还包括：形成在所述第二介电层中并电连接至所述栅电极的另一个接触通孔。8.根据权利要求1所述的半导体器件，其中，所述覆盖层包括钴基合金，并且所述衬底通孔结构的导电层包括铜。9.一种半导体器件，包括：半导体衬底；源极/漏极区域，形成在所述半导体衬底中；第一介电层，位于所述半导体衬底和所述源极/漏极区域上；接触插塞，形成在所述第一介电层中并电连接至所述源极/漏极区域；第二介电层，形成在所述第一介电层上；衬底通孔(TSV)结构，穿透所述第二介电层和所述第一介电层并延伸至所述半导体衬底内，其中，所述衬底通孔结构包括导电层、环绕所述导电层的扩散阻挡层和环绕所述扩散阻挡层的隔离层；以及覆盖层，包括钴，所述覆盖层形成在所述衬底通孔...

【专利技术属性】
技术研发人员：林咏淇，陈彦宏，陈盈桦，廖鄂斌，杨固峰，吴仓聚，邱文智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71