半导体装置制造方法及图纸

实施方式的半导体装置具备：第1半导体芯片；第1配线及第2配线，设置在所述第1半导体芯片的第1面的上方；第1端子，与所述第1配线的一端及所述第2配线的一端连接，且与外部连接；第2端子，与所述第1配线的另一端连接；及第3端子，与所述第2配线的另一端连接，且与所述第2端子连接。

Semiconductor Device

【技术实现步骤摘要】
半导体装置分案申请的相关信息本案是分案申请。该分案的母案是申请日为2016年1月11日、申请号为201610016717.4、专利技术名称为“半导体装置”的专利技术专利申请案。相关申请案本申请案享有以美国临时专利申请案62/153,925号(申请日：2015年4月28日)及美国专利申请案14/844,602号(申请日：2015年9月3日)为基础申请案的优先权。本申请案通过参照这些基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
为了在半导体装置中增大存储器容量而提出有多芯片封装。在多芯片封装中，将多个核心芯片(半导体芯片)积层在封装基板上而进行封装。作为将多个核心芯片积层的方式，提出有TSV(ThroughSiliconVia，硅穿孔)方式。在TSV方式中，在各核心芯片设置有TSV，且核心芯片间的TSV通过凸块(焊球)而连接。另外，在最下层的核心芯片的下表面上设置有再配线层(RDL：Re-DistributionLayer)，经由该再配线层而将核心芯片与封装基板连接。另外，在封装基板与核心芯片之间设置有接口芯片。接口芯片经由再配线层而连接于封装基板及核心芯片。经由这种再配线层而在芯片与基板之间传输电源电压、接地电压、及各种信号等。再配线层的配线的配线宽度由设计规则决定。因此，为了降低配线电阻而无法自由地增大配线宽度。因此，尤其是在对再配线层供给电源电压或接地电压的情况下，为了降低配线电阻，作为同一电源电压用或同一接地电压用的再配线层而需要多条(例如2条)配线。这些多条配线将核心芯片侧的端子或接口芯片侧的端子与封装基板侧的端子连接。此时，因再配线层的制程上的制约而无法通过多条配线设置闭合回路(必须设置开口部)。其原因在于，通过形成闭合回路而配线间的宽度变小或者形成有锐角的图案，由此树脂(绝缘层)难以均匀地埋入至配线间。相对于此，如图6所示，在比较例中，在作为同一电源电压用或同一接地电压用的再配线层而形成有2条(一对)配线(配线330a、330b或配线330c、330d)时，在封装基板100侧设置有2个端子(凸块110f、110e或凸块110c、110d)。2条配线330各自的一端连接于该2个端子110的各者。由此，在封装基板100侧的端子110，2条配线330具有开口部。另一方面，2条配线330的另一端均连接于积层核心芯片300侧或接口芯片200侧的1个端子(通孔360或凸块210)。然而，通过在封装100侧设置有多个(此处为2个)端子110，封装100侧的端子110的总数变多。通常，封装基板100侧的端子110的尺寸/间距较积层核心芯片300侧的端子360或接口芯片200侧的端子210的尺寸/间距大。因此，若封装基板100侧的端子110的数量变多，则封装尺寸变大。另外，若封装基板100侧的端子110的数量变多，则通过端子110的布局而从一部分端子110至积层核心芯片300侧的端子360或接口侧的端子210为止的距离变远。其结果，产生如下问题，即端子间的配线330变长而引起信号、电源电压、及接地电压等的配线电阻、电容、及电感的增加。此外，对于IO等高速信号，为了减少IO间的偏斜而必须使配线长度一致。在该情况下，必须使其他配线330的长度与最长的配线(端子间的距离较远的配线)330一致。因此，即使是端子间的距离较近的配线330，也必须设置虚设配线而使其长度与最长的配线330一致。其结果，配线330混杂而难以进行设计。
技术实现思路
本专利技术的实施方式提供一种能够缩小封装尺寸的半导体装置。实施方式的半导体装置具备：第1半导体芯片；第1配线及第2配线，设置在所述第1半导体芯片的第1面的上方；第1端子，与所述第1配线的一端及所述第2配线的一端连接，且与外部连接；第2端子，与所述第1配线的另一端连接；及第3端子，与所述第2配线的另一端连接，且与所述第2端子连接。附图说明图1是表示实施方式的半导体装置的俯视图。图2是表示实施方式的半导体装置的剖视图，且为沿着图1的A-A线的剖视图。图3是将图2中的虚线部放大所得的剖视图。图4是表示实施方式的半导体装置的剖视图，且为沿着图1的B-B线的剖视图。图5是将图4中的虚线部放大所得的剖视图。图6是表示比较例的半导体装置的俯视图。具体实施方式以下，参照附图对实施方式进行说明。在附图中对相同部分标注相同的参照符号。＜实施方式＞以下，利用图1至图5对实施方式的半导体装置进行说明。在本实施方式中，在再配线层380内设置有例如同一电源电压用或同一接地电压用的2条配线330a、330b(或330c、330d)。针对这些配线330a、330b(或330c、330d)，在封装基板100侧设置有1个凸块110a(或凸块110b)，在接口芯片200侧设置有2个凸块210a、210b(或在积层核心芯片300侧设置有2个通孔360c、360d)。由此，可减少较大尺寸的凸块110的数量，从而可获得减短再配线层380内的配线330等效果。以下，对实施方式详细地进行说明。[实施方式中的构成]利用图1至图5对实施方式的半导体装置的构成进行说明。图1是表示实施方式的半导体装置的俯视图。如图1所示，实施方式的半导体装置包括封装基板100、接口芯片200、及积层核心芯片300。封装基板100安装接口芯片200及积层核心芯片300。封装基板100与外部连接，从外部对封装基板100供给电源电压VCC或接地电压VSS。封装基板100将来自外部的电源电压VCC或接地电压VSS直接供给至积层核心芯片300。封装基板100将电源电压VCC或接地电压VSS供给至接口芯片200。或者，封装基板100将电源电压VCC或接地电压VSS经由接口芯片200供给至积层核心芯片300。此外，在经由接口芯片200的情况下，封装基板100并非仅供给电压，也将来自外部的信号(数据信号及指令信号等)IO供给至核心芯片300。积层核心芯片300包含例如NAND(NotAND，与非)闪存等存储器电路、及存储器控制器。积层核心芯片300存储来自外部的数据等。接口芯片200包含接口电路。接口电路包含逻辑电路、及模拟电路等。接口芯片200在封装基板100与积层核心芯片300之间传输信号IO、电源电压、及接地电压。在俯视下，积层核心芯片300设置在封装基板100内。另外，接口芯片200设置在积层核心芯片300内的中央部。封装基板100的尺寸由积层核心芯片300的尺寸决定，并由这些决定封装尺寸。在俯视下，在积层核心芯片300的平面尺寸内设置有多个凸块110、多条配线330、及多个通孔360。另外，在接口芯片200内设置有多个凸块210。多个凸块110设置在第1方向(附图左右方向)上的积层核心芯片300的两端部，在两端部的各者沿着第2方向(附图上下方向)排列成例如2列。另外，排列在第1列的多个凸块110与排列在第2列的多个凸块110相互交错地配置。多个凸块110是与封装基板100电连接的端子。从外部对各凸块110供给信号IO、电源电压VCC、或接地电压VSS中的任一者。多个凸块210设置在第1方向上的接口芯片200的两端部，且在两端部的各者沿着第2方向排列成2列。多个凸块210是经由接口芯片200而与积层核心芯片300电连接的本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于具备：第1半导体芯片；第1配线及第2配线，设置在所述第1半导体芯片的第1面的上方；第1端子，与所述第1配线的一端及所述第2配线的一端连接，且与外部连接；第2端子，与所述第1配线的另一端连接；及第3端子，与所述第2配线的另一端连接，且与所述第2端子连接。

【技术特征摘要】
2015.04.28 US 62/153,925;2015.09.03 US 14/844,6021.一种半导体装置，其特征在于具备：第1半导体芯片；第1配线及第2配线，设置在所述第1半导体芯片的第1面的上方；第1端子，与所述第1配线的一端及所述第2配线的一端连接，且与外部连接；第2端子，与所述第1配线的另一端连接；及第3端子，与所述第2配线的另一端连接，且与所述第2端子连接。2.根据权利要求1所述的半导体装置，其特征在于：所述第1端子的尺寸大于所述第2端子及所述第3端子的尺寸。3.根据权利要求1所述的半导体装置，其特征在于：所述第2端子及所述第3端子与所述第1半导体芯片的内部连接，所述第2端子是设置在所述第1配线与所述第1半导体芯片之间的第1通孔，所述第3端子是设置在所述第2配线与所述第1半导体芯片之间的第2通孔。4.根据权利要求3所述的半导体装置，其特征在于：还具备第1电极垫，该第1电极垫设置在所述第1半导体芯片与所述第1通孔及所述第2通孔之间，且将所述第1通孔与所述第2通孔连接。5.根据权利要求1所述的半导体装置，其特征在于：还...

【专利技术属性】
技术研发人员：稻垣真野，小柳胜，伊东干彦，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP