半导体装置制造方法及图纸

本发明专利技术提供一种能够削减布局面积的半导体装置。包含半导体基板(20)、形成在半导体基板(20)的主面(31)上并且具有预先决定的功能的至少一个电路块、具备连接电路块的多个金属层(M1)～(M4)的布线层、以及与电路块连接并且使用金属层(M1)～(M4)的第一电容(CM)和形成在半导体基板(20)的主面(31)内的使用有源区(21)的第二电容(CC)混合的多个电容，至少一个第一电容(CM)和至少一个第二电容(CC)在半导体层的层叠方向上层叠。

Semiconductor Device

【技术实现步骤摘要】
半导体装置
本专利技术涉及半导体装置，特别是涉及包含使用电荷泵的升压电路的半导体装置。
技术介绍
使用电荷泵的升压电路例如在闪存等非易失性半导体存储元件中使用。也有具备使用该电荷泵的升压电路的闪存等进一步组入微处理器等的情况。在闪存中进行读出、写入、消除各动作，但一般地在各个动作中需要不同电压的电源。由于使用电荷泵的升压电路能够相对容易地产生不同的电压，所以作为组入用电源电路来使用的情况较多。以往，作为使用电荷泵的电源电路，已知有专利文献1所公开的电荷泵电路。专利文献1所公开的电荷泵电路的特征在于：该电荷泵电路具有n级(n：2以上的整数)升压级和时钟信号供给电路，其中，各升压级分别具有用于将来自前级的输出电压输出至后级的开关晶体管和一个电极与该开关晶体管的输出连接的针对后级的输出电压升压用电容器，上述时钟信号供给电路向一个电极与上述开关晶体管的栅极连接的栅极电压升压用电容器的另一个电极、以及上述输出电压升压用电容器的另一个电极分别供给具有规定的相位的第一时钟信号以及第二时钟信号，在该电荷泵电路中，设置对来自上述时钟信号供给电路的时钟信号进行升压的时钟信号升压电路，对上述n级升压级中的包括最终级在内的后级侧m级(m：正整数)供给来自上述时钟信号升压电路的升压时钟信号，对前级侧(n－m)级供给来自上述时钟信号供给电路的时钟信号。专利文献1：日本特开平11－273379号公报另外，随着近来的集成规模的增大、功能的多样化等，在半导体装置中抑制电路布局规模成为迫切的课题。在组入半导体装置的升压电路中也不例外，实现布局面积更小的电路成为课题。另一方面，在使用电荷泵的升压电路中，也如专利文献1中所见，升压用的电容器为必需的结构。由于升压电路所需的电容器的电容值相对较大，所以布局面积也必然增大。若升压电路的输出电压增大，则升压用电容器的面积占据升压电路的布局整体更大。因此，在削减使用电荷泵的升压电路的布局面积时，如何削减升压用电容器的布局面积成为关键点之一。关于这一点，在专利文献1中也将削减升压用电容器的布局面积作为课题之一，但专利文献1为未进行部分时钟信号的升压，并抑制该时钟信号充电的电容器的大小的结构。因此，专利文献1并未将相对于相同的电容值的升压用电容器的布局面积的削减作为目的。
技术实现思路
本专利技术鉴于如上的问题点，目的在于提供一种能够削减布局面积的半导体装置。本专利技术的半导体装置包含：半导体基板；形成在上述半导体基板的主面上并且具有预先决定的功能的至少一个电路块；布线层，具备连接上述电路块的多个金属层；以及与上述电路块连接并且使用上述金属层的第一电容和使用形成在上述半导体基板的主面内的有源区的第二电容混合的多个电容，至少一个上述第一电容和至少一个上述第二电容的在半导体层的层叠方向上层叠。根据本专利技术，能够提供一种能够削减布局面积的半导体装置。附图说明图1是表示第一实施方式的升压电路的电路图。图2(a)是第一实施方式的使用MIM电容器的泵电路的电路图，图2(b)是第一实施方式的使用MOS电容器的泵电路的电路图。图3是第一实施方式的最终级的泵电路的电路图。图4是表示第一实施方式的升压电路的动作的时序图。图5是表示第一实施方式的MIM电容器以及MOS电容器的纵向的配置的剖视图。图6是表示第一实施方式的泵部的平面配置的一个例子的布局图。图7是表示第二实施方式的MIM电容器以及MOS电容器的纵向的配置的剖视图。具体实施方式以下，参照附图，对用于实施本专利技术的方式进行详细说明。[第一实施方式]参照图1～图6，对本实施方式的半导体装置进行说明。本实施方式的半导体装置可以采用以下说明的升压电路单体的形式、或者与其它功能的电路一起安装有以下说明的升压电路的半导体集成电路的形式。以下，对本实施方式的半导体装置中的升压电路的部分进行说明。如图1所示，本实施方式的升压电路10包含泵电路11－1、11－2、18、19、分压部13、比较部14、NAND电路15、逆变器16、时钟生成部17、电平移位器27、P型的MOS(MetalOxideSemiconductor：金属氧化物半导体)晶体管(以下，称为“PMOS晶体管”)PT1、PT2而构成。通过泵电路11－1、11－2、18、19构成本实施方式的泵部30。另外，升压电路10具备使能端子EN、时钟输入端子CKEP。以下，有将输入至使能端子EN的信号称为“使能信号en”、将输入至时钟输入端子CKEP的时钟信号称为“时钟信号ckep”的情况。使能信号en是切换升压电路10的有效、无效的控制信号，在使升压电路10动作的“升压电路动作模式”下为电源VDD的电位Vd的信号(以下，为“H”)，在不使升压电路10动作的“升压电路非动作模式”下为接地电平的信号(以下，为“L”)。另一方面，在升压电路动作模式下向时钟输入端子CKEP输入时钟信号ckep，在升压电路非动作模式下向时钟输入端子CKEP输入L。另外，图1所示的基准端子REF是成为升压电位(输出电位)的基准的电位的输入端子，总是被输入基准电位Vref。输出端子VEP是升压电源端子，在升压电路动作模式下成为比升压电路10的电源电位高的电位，在升压电路非动作模式下成为电源电位。此外，如图1所示，在本实施方式中，升压电路10的高电位侧与电源电位Vd的电源VDD连接。泵电路11－1、11－2、18、19基于输入至泵电路11－1的输入端子IN的电位(在本实施方式中，电源VDD的电位Vd)依次进行升压，并从升压电路10的输出端子VEP输出成为目标的电位。泵电路11－1的输入端子IN(也是泵部30的输入端子)与电源VDD连接，另一方面，输出端子OUT和泵电路11－2的输入端子IN共用地与节点N4连接。泵电路11－2的输出端子OUT和泵电路18的输入端子IN共用地与节点N5连接。泵电路18的输出端子OUT和泵电路19的输入端子IN共用地与节点N6连接。泵电路19的输出端子OUT和PMOS晶体管PT2的漏极端子、分压部13的输入端子IN0、电平移位器27的输入端子IN0共用地与输出端子VEP连接。分压部13对输出至输出端子VEP的电压进行分压，生成负反馈用的电位。分压部13的输入端子IN1和比较部14的输入端子IN2、电平移位器27的输入端子IN1、PMOS晶体管PT1的栅极端子共用地与使能端子EN连接。分压部13的输出端子OUT与比较部14的输入端子IN1连接。比较部14将从分压部13输出的电位与基准电位Vref进行比较，并输出比较结果。比较部14的输入端子IN0与基准端子REF连接。比较部14的输出端子OUT和NAND电路15的一个输入端子共用地与节点N7连接。NAND电路15的另一个输入端子与时钟输入端子CKEP连接。NAND电路15的输出端子与逆变器16的输入端子连接。逆变器16的输出端子和时钟生成部17的输入端子IN共用地与节点N8连接。电平移位器27的输出端子OUT与PMOS晶体管PT2的栅极端子连接。PMOS晶体管PT2的源极端子与PMOS晶体管PT1的漏极端子连接。PMOS晶体管PT1的源极端子与电源VDD连接。时钟生成部17是基于时钟信号ckep生成在泵电路11－1、11－2、18、19中使用的时钟信号的电路。时钟生成部17的输出端子OUT0和本文档来自技高网...

【技术保护点】
1.一种半导体装置，包含：半导体基板；至少一个电路块，形成在上述半导体基板的主面上并且具有预先决定的功能；布线层，具备连接上述电路块的多个金属层；以及与上述电路块连接并且使用上述金属层的第一电容和形成在上述半导体基板的主面内的使用有源区的第二电容混合的多个电容，至少一个上述第一电容和至少一个上述第二电容在半导体层的层叠方向上层叠。

【技术特征摘要】
2017.11.27 JP 2017-2270021.一种半导体装置，包含：半导体基板；至少一个电路块，形成在上述半导体基板的主面上并且具有预先决定的功能；布线层，具备连接上述电路块的多个金属层；以及与上述电路块连接并且使用上述金属层的第一电容和形成在上述半导体基板的主面内的使用有源区的第二电容混合的多个电容，至少一个上述第一电容和至少一个上述第二电容在半导体层的层叠方向上层叠。2.根据权利要求1所述的半导体装置，其中，构成上述第一电容的电介质由上述半导体层的层间膜形成。3.根据权利要求2所述的半导体装置，其中，上述层间膜是氮氧化硅膜。4.根据权利要求1～3中任一项所述的半导体装置，其中，上述电路块是具备各个升压用电容而对输入的电压依次进行升压，并且包含串联连接的多个电荷泵电路的升压电路，上述...

【专利技术属性】
技术研发人员：大塚雅之，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本,JP