放大电路、分频电路及包括其的半导体装置和半导体系统制造方法及图纸

本发明专利技术提供一种放大电路和分频电路以及包括所述放大电路和/或分频电路的半导体装置和半导体系统。所述放大电路可以包括：放大级，其被配置为在第一操作时段放大第一信号和第二信号，并且产生第三信号和第四信号。所述放大电路可以包括：锁存级，其被配置为在第二操作时段锁存第三信号和第四信号。所述放大电路可以在第一操作时段期间向放大级供应低电压，在第二操作时段期间向锁存级供应低电压，在第一操作时段期间向放大级供应高电压，以及在第二操作期间向锁存级供应高电压。

【技术实现步骤摘要】
放大电路、分频电路及包括其的半导体装置和半导体系统相关申请的交叉引用本申请要求于2017年12月21日在韩国知识产权局提交的韩国申请第10-2017-0176621号的优先权，该申请通过引用整体并入本文。
各种实施例总体而言涉及集成电路技术，更具体地，涉及放大电路和分频电路，以及包括该放大电路和/或分频电路的半导体装置和半导体系统。
技术介绍
电子设备可包括大量电子组件。在电子设备中，计算机系统可以包括许多由半导体构成的电子组件。构成计算机系统的半导体装置可以与时钟同步地传输数据，并且可以执行串行通信。为了在半导体装置中快速处理大量数据，每个半导体装置从另外的半导体装置接收以串行类型输入的数据，并将接收到的数据转换成并行类型的数据。而且，每个半导体装置可以将并行类型的内部数据转换为串行类型的数据，并将转换的数据输出到另外的半导体装置。每个半导体装置可以使用时钟信号来将通过总线以串行类型传输的数据对齐。然而，随着系统的操作速度逐渐增加，时钟信号的频率增加，基本上难以利用高频时钟信号精确地接收数据。因此，每个半导体装置可以包括能够将时钟信号的频率分频并产生多相时钟信号的分频器。通过经由使用分频时钟信号来放大和锁存数据，可以接收准确的数据。
技术实现思路
在一个实施例中，可以提供一种放大电路。所述放大电路可以包括：放大级，其被配置为放大第一信号和第二信号，并且产生第三信号和第四信号。所述放大电路可以包括：锁存级，其被配置为锁存所述第三信号和所述第四信号。所述放大电路可以包括：低电压供应器，其被配置为基于参考时钟信号将低电压供应给所述放大级和所述锁存级。所述放大电路可以包括：高电压供应器，其被配置为基于所述参考时钟信号将高电压供应给所述放大级和所述锁存级。在一个实施例中，可以提供一种分频电路。所述分频电路可以包括第一放大电路，所述第一放大电路包括：第一放大级，其在第一操作时段差分放大第一信号和第二信号并且产生第三信号和第四信号；以及第一锁存级，其在第二操作时段锁存所述第三信号和所述第四信号。所述分频电路可以包括第二放大电路，所述第二放大电路包括：第二放大级，其在所述第二操作时段差分放大所述第三信号和所述第四信号并且产生所述第一信号和所述第二信号；以及第二锁存级，其在所述第一操作时段锁存所述第一信号和所述第二信号。低电压可以在所述第一操作时段供应给所述第一放大级和所述第二锁存级，并且可以在所述第二操作时段供应给所述第一锁存级和所述第二放大级。高电压可以在所述第一操作时段供应给所述第一放大级和所述第二锁存级，并且可以在所述第二操作时段供应给所述第一锁存级和所述第二放大级。在一个实施例中，可以提供一种分频电路。所述分频电路可以包括第一放大电路，所述第一放大电路包括：第一放大级，其在第一操作时段差分放大第一信号和第二信号并且产生第三信号和第四信号；以及第一锁存级，其在第二操作时段锁存所述第三信号和所述第四信号。所述分频电路可以包括第二放大电路，所述第二放大电路包括：第二放大级，其在所述第二操作时段差分放大所述第三信号和所述第四信号并且产生所述第一信号和所述第二信号；以及第二锁存级，其在所述第一操作时段锁存所述第一信号和所述第二信号。低电压可以在所述第一操作时段供应给所述第一放大级和所述第二锁存级，并且可以在所述第二操作时段供应给所述第一锁存级和所述第二放大级。高电压可以在所述第一操作时段供应给所述第一放大级和所述第二锁存级，可以在所述第二操作时段供应给所述第一锁存级和所述第二放大级，并且可以在高速操作模式下供应给所述第一放大级和所述第二放大级。在一个实施例中，可以提供一种放大电路。所述放大电路可以包括：放大级，其被配置为在第一操作时段放大第一信号和第二信号并且产生第三信号和第四信号。所述放大电路可以包括：锁存级，其被配置为在第二操作时段锁存所述第三信号和所述第四信号。所述放大电路可以在所述第一操作时段期间将低电压供应给所述放大级，在所述第二操作时段期间将所述低电压供应给所述锁存级，在所述第一操作时段期间将高电压供应给所述放大级，以及在所述第二操作时段期间将所述高电压供应给所述锁存级。附图说明图1是示出根据一个实施例的半导体系统的配置的示例表示的图。图2是示出根据一个实施例的时钟路径的示例表示的图。图3是示出根据一个实施例的分频电路的配置的示例表示的图。图4是示出根据一个实施例的放大电路的配置的示例表示的图。图5是示出根据一个实施例的分频电路的配置的示例表示的图。图6是帮助说明根据一个实施例的分频电路的操作的时序图的示例的表示。图7是示出根据一个实施例的放大电路的配置的示例表示的图。图8是示出根据一个实施例的分频电路的配置的示例表示的图。图9是帮助说明根据一个实施例的分频电路的操作的时序图的示例的表示。具体实施方式在下文中，将通过实施例的各种示例并参考附图在下面描述放大电路和分频电路、以及包括该放大电路和/或分频电路的半导体装置和半导体系统。图1是示出根据一个实施例的半导体系统1的配置的示例表示的图。参考图1，半导体系统1可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110可以提供用于第二半导体装置120操作所需的各种控制信号。第一半导体装置110可以是用于控制第二半导体装置120的主装置。例如，第一半导体装置110可以是诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)和存储器控制器的主机装置。第二半导体装置120可以是通过由第一半导体装置110控制来执行各种操作的从装置。第二半导体装置120可以是例如存储装置，并且所述存储装置可以包括易失性存储器或非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电RAM)。第二半导体装置120可以通过多个总线与第一半导体装置110耦接。所述多个总线可以是用于传输信号的信号传输路径、链路或通道。所述多个总线可以包括时钟总线101和数据总线102。时钟总线101可以是单向总线，数据总线102可以是双向总线。第二半导体装置120可以通过时钟总线101与第一半导体装置110耦接，并且通过时钟总线101接收时钟信号CLK。时钟信号CLK可以包括一对或更多对时钟信号。第二半导体装置120可以通过数据总线102与第一半导体装置110耦接，并且可以通过数据总线102从第一半导体装置110接收数据DQ或者将数据DQ传输到第一半导体装置110。虽然未示出，但是半导体系统1还可以包括命令总线和地址总线，并且第二半导体装置120可以通过命令总线和地址总线与第一半导体装置110耦接。命令总线和地址总线可以是单向总线。第一半导体装置110可以通过命令总线将命令信号传输到第二半导体装置120。第一半导体装置110可以通过地址总线将地址信号传输到第二半导体装置120。第一半导体装置110可以包括时钟发送器(TX)111、数据发送器本文档来自技高网...

【技术保护点】
1.一种放大电路，包括：放大级，其被配置为：放大第一信号和第二信号，并且产生第三信号和第四信号；锁存级，其被配置为：锁存所述第三信号和所述第四信号；低电压供应器，其被配置为：基于参考时钟信号将低电压供应给所述放大级和所述锁存级；以及高电压供应器，其被配置为：基于所述参考时钟信号将高电压供应给所述放大级和所述锁存级。

【技术特征摘要】
2017.12.21 KR 10-2017-01766211.一种放大电路，包括：放大级，其被配置为：放大第一信号和第二信号，并且产生第三信号和第四信号；锁存级，其被配置为：锁存所述第三信号和所述第四信号；低电压供应器，其被配置为：基于参考时钟信号将低电压供应给所述放大级和所述锁存级；以及高电压供应器，其被配置为：基于所述参考时钟信号将高电压供应给所述放大级和所述锁存级。2.根据权利要求1所述的放大电路，其中，所述低电压供应器根据所述参考时钟信号的电平将所述低电压供应给所述放大级和所述锁存级中的一个，并且其中，所述低电压供应器包括：第一低电压开关，其被配置为基于所述参考时钟信号将所述低电压供应给所述放大级；以及第二低电压开关，其被配置为基于所述参考时钟信号将所述低电压供应给所述锁存级。3.根据权利要求1所述的放大电路，其中，所述高电压供应器根据所述参考时钟信号的电平将所述高电压供应给所述放大级和所述锁存级中的一个，并且其中，所述高电压供应器包括：第一高电压开关，其被配置为基于所述参考时钟信号将所述高电压供应给所述放大级；以及第二高电压开关，其被配置为基于所述参考时钟信号将所述高电压供应给所述锁存级。4.根据权利要求1所述的放大电路，其中，所述高电压供应器还接收高速操作信号，并且基于所述高速操作信号将所述高电压供应给所述放大级，而不管所述参考时钟信号的电平如何。5.根据权利要求4所述的放大电路，其中，所述高电压供应器包括：第一高电压开关，其被配置为基于所述参考时钟信号将所述高电压供应给所述放大级；第二高电压开关，其被配置为基于所述参考时钟信号将所述高电压供应给所述锁存级；以及第三高电压开关，其被配置为基于所述高速操作信号将所述高电压供应给所述放大级。6.一种分频电路，包括：第一放大电路，包括：第一放大级，其在第一操作时段差分放大第一信号和第二信号并且产生第三信号和第四信号；以及第一锁存级，其在第二操作时段锁存所述第三信号和所述第四信号；以及第二放大电路，包括：第二放大级，其在所述第二操作时段差分放大所述第三信号和所述第四信号并且产生所述第一信号和所述第二信号；以及第二锁存级，其在所述第一操作时段锁存所述第一信号和所述第二信号，其中，所述分频电路在所述第一操作时段将低电压供应给所述第一放大级和所述第二锁存级，并且在所述第二操作时段将所述低电压供应给所述第一锁存级和所述第二放大级，以及其中，所述分频电路在所述第一操作时段将高电压供应给所述第一放大级和所述第二锁存级，并且在所述第二操作时段将所述高电压供应给所述第一锁存级和所述第二放大级。7.根据权利要求6所述的分频电路，其中，所述第一放大电路和所述第二放大电路基于参考时钟信号操作，以及其中，所述第一操作时段是所述参考时钟信号的第一电平时段，并且所述第二操作时段是所述参考时钟信号的第二电平时段。8.根据权利要求7所述的分频电路，其中，所述参考时钟信号的频率比所述第一信号、所述第二信号、所述第三信号或所述第四信号的频率更高。9.根据权利要求6所述的分频电路，其中，所述第一放大电路包括：第一低电压供应器，其被配置为基于参考时钟信号将所述低电压供应给所述第一放大级和所述第一锁存级中的一个；以及第一高电压供应器，其被配置为基于所述参考时钟信号将所述高电压供应给所述第一放大级和所述第一锁存级中的一个。10.根据权利要求9所述的分频电路，其中，所述第一低电压供应器包括：第一低电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述低电压供应给所述第一放大级；以及第二低电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述低电压供应给所述第一锁存级。11.根据权利要求9所述的分频电路，其中，所述第一高电压供应器包括：第一高电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述高电压供应给所述第一放大级；以及第二高电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述高电压供应给所述第一锁存级。12.根据权利要求6所述的分频电路，其中，所述第二放大电路包括：第二低电压供应器，其被配置为基于参考时钟信号将所述低电压供应给所述第二放大级和所述第二锁存级中的一个；以及第二高电压供应器，其被配置为基于所述参考时钟信号将所述高电压供应给所述第二放大级和所述第二锁存级中的一个。13.根据权利要求12所述的分频电路，其中，所述第二低电压供应器包括：第三低电压开关，其被配置为：在所述参考时钟信号的第一电平时段将所述低电压供应给所述第二锁存级；以及第四低电压开关，其被配置为：在所述参考时钟信号的第二电平时段将所述低电压供应给所述第二放大级。14.根据权利要求12所述的分频电路，其中，所述第二高...

【专利技术属性】
技术研发人员：郑海康，赵善起，崔容硕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR