数据处理器件和数据处理方法技术

本申请涉及数据处理器件和数据处理方法。本发明专利技术用于使用ECC提高数据错误检测中的检测性能。数据处理器件1包括编码器器件2，编码器器件2包括：编码器单元，用于通过根据第一ECC生成矩阵执行操作来生成ECC；以及编码器单元5，用于通过根据第二ECC生成矩阵执行操作来生成ECC，所述第二ECC生成矩阵通过置换第一ECC生成矩阵的列而获得。编码器单元4为第一数据生成第一ECC。编码器单元5为通过置换第一数据的位而获得的第二数据生成第二ECC。

【技术实现步骤摘要】
数据处理器件和数据处理方法相关申请的交叉引用2017年12月20日提交的日本专利申请No.2017-243558的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。
本专利技术涉及数据处理器件和数据处理方法，尤其涉及用于检测数据错误的数据处理器件和数据处理方法。
技术介绍
作为具有单位(single-bit)错误校正和双位(double-bit)错误检测功能的ECC(错误校正码)的特性(所谓的SEC-DED(单错误校正和双错误检测))，众所周知无法检测到4个或更多个偶数位错误，并且存在将3个或更多个奇数位错误错误地识别为单位错误的情况，导致错误地校正正常位(非专利文献1)。另一方面，专利文献1公开了一种用于在使用能够进行单错误校正和双错误检测的ECC的错误检测电路中以相对高的速率实现多位(3位或更多位)的错误检测的技术。该错误检测电路使用ECC和每个数据位中出现“1”的计数，并且即使当仅通过使用ECC的检查不能成功检测到数据错误时，也能够正确检测错误。(专利文献1)日本未审查专利申请公开No.2005-4288(非专利文献1)M.Y.Hsiao；“AClassofOptimalMinimumOdd-weight-columnSEC-DEDCodes”，IBMJournalofResearchandDevelopment，第14卷，第4期，由IBM出版，1970年7月。
技术实现思路
然而，根据专利文献1公开的技术，需要提供对包括在数据中的“1”的数量进行计数的计数器电路，并且计数处理需要多个时钟的周期。因此，它需要额外的时间来写入和读取存储器，或者需要提高时钟频率。因此，期望开发一种在使用ECC的数据错误检测中提高检测性能的新方法。从本说明书的描述和附图中，本专利技术的其他问题和新特征将变得清楚。根据一个实施例，一种数据处理器件包括：编码器器件，被设置有通过根据第一ECC生成矩阵执行操作来生成ECC的第一编码器单元以及通过根据第二ECC生成矩阵执行操作来生成ECC的第二编码器单元，第二ECC生成矩阵是通过置换第一ECC生成矩阵的列而获得的。第一编码器单元为第一数据生成第一ECC。第二编码器单元为通过置换第一数据的位而获得的第二数据生成第二ECC。根据一个实施例，可以使用ECC来改善数据的错误检测中的检测性能。附图说明图1是示出根据实施例概要的数据处理器件1的配置示例的框图；图2是示出根据比较示例的编码器器件90的框图；图3是示出用于ECC编码器电路21的ECC生成矩阵的图；图4示出了表示由图3中所示的ECC生成矩阵执行的操作的等式；图5是示出ECC编码器电路21的具体电路配置的示例的框图；图6是示出根据比较示例的解码器器件91的框图；图7是示出用于ECC解码器电路31的ECC检查矩阵的图；图8示出了表示由图7中所示的ECC检查矩阵执行的操作的等式；图9是示出ECC解码器电路31的具体电路配置的示例的框图；图10是概述根据比较示例的错误检测算法中出现的错误检测错失的表；图11是概述根据比较示例的错误检测算法中出现误校正的情况的次数的表；图12是示出根据实施例的数据处理器件的示例的框图；图13是示出编码器器件20的框图；图14是示出用于ECC编码器电路22的ECC生成矩阵的图；图15是示出ECC编码器电路22的具体电路配置的示例的框图；图16是示出解码器器件30的框图；图17是指示用于解码器器件30的ECC解码器电路31的ECC检查矩阵的图；图18是示出用于解码器器件30的ECC解码器电路32的ECC检查矩阵的图；图19是示出ECC解码器电路32的具体电路配置的示例的框图。图20A是示出用于从64位输入数据生成8位ECC的ECC生成矩阵的示例的图；图20B是示出用于从64位输入数据生成8位ECC的ECC生成矩阵的示例的图；图21是示出解码器器件30A的配置的框图；图22是概述在根据实施例2的错误检测算法中出现的错误检测错失的表；图23是概述在根据实施例2的错误检测算法中出现误校正的情况的次数的表；图24是示出编码器器件20A的框图；图25是示出用于ECC编码器电路23的ECC生成矩阵的示例的图；图26是示出解码器器件30B的框图；图27是示出用于解码器器件30B的ECC解码器电路31的ECC检查矩阵的图；图28是示出用于解码器器件30B的ECC解码器电路34的ECC检查矩阵的图；图29是示出解码器器件30C的框图；图30是概述在根据实施例3的修改示例的错误检测算法中出现的错误检测错失的表；图31是概述在根据实施例3的修改示例的错误检测算法中出现误校正的情况的次数的表；图32是示出编码器器件20B的框图；图33示出了ECC生成全矩阵、ECC生成子矩阵和检查位生成矩阵的示例；图34是示出检查位生成电路24的具体电路结构的示例的框图；图35是示出解码器器件30D的配置的框图；图36示出了ECC检查全矩阵、ECC检查子矩阵和检查位检查矩阵的示例；图37是示出解码器器件30D的症状生成电路303和症状解码器电路312的具体电路配置的示例的框图；图38是概述在根据实施例4的错误检测算法中出现的错误检测错失的表；以及图39是概述在根据实施例4的错误检测算法中出现误校正的情况的次数的表。具体实施方式在以下描述和附图中，为了说明的清楚，适当地进行缩写和简化。在每个附图中，相同的符号或附图标记附于相同元件，并且适当省略其重复说明。<实施例概要>首先，在详细说明实施例之前解释实施例的概要。图1是示出根据实施例概述的数据处理器件1的配置示例的框图。数据处理器件1包括编码器器件2和解码器器件3。编码器器件2包括编码器单元4和编码器单元5。第一数据被输入到编码器器件2中。然后，第一数据被输入到编码器单元4，第二数据被输入到编码器单元5。这里，第一数据是要存储在存储器6中的数据。第二数据是通过置换第一数据的位而获得的数据。例如，第二数据可以是通过将第一数据的每个位在预定方向上旋转指定的步数而获得的数据，或者可以是通过相互置换第一数据的多个预定位而获得的数据。编码器单元4通过根据第一ECC生成矩阵执行操作来生成能够进行单错误校正和双错误检测的ECC(即，SEC-DED码)。编码器单元5通过根据通过置换第一ECC生成矩阵的列而获得的第二ECC生成矩阵执行操作来生成能够进行单错误校正和双错误检测的ECC(即，SEC-DED码)。第二数据中的上述置换对应于第二ECC生成矩阵中的上述置换。也就是说，在用于从第一数据导出第二数据的位的置换中的置换源的位位置对应于在用于从第一ECC生成矩阵导出第二ECC生成矩阵的列的置换中的置换源的列号。用于导出第二数据的位的置换中的置换目的地的位位置对应于用于导出第二ECC生成矩阵的列的置换中的置换目的地的列号。编码器单元4为第一数据生成第一ECC。编码器单元5为第二数据生成第二ECC。然后，编码器器件2将作为存储对象的第一数据、从第一数据生成的第一ECC和从第二数据生成的第二ECC存储在存储器6中。解码器器件3基于从存储器6读取的第一数据、第一ECC和第二ECC，生成指示第一数据的错误出现状态的通知信号。如上所述，在数据处理器件1中生成两个不同的ECC。导致错失的错误的出现模式取决于ECC生本文档来自技高网...

【技术保护点】
1.一种数据处理器件，包括：编码器器件；和解码器器件，其中所述编码器器件包括：第一编码器单元，用于通过根据第一ECC(错误校正码)生成矩阵执行操作来生成能够进行单错误校正和双错误检测的ECC；和第二编码器单元，用于通过根据第二ECC生成矩阵执行操作来生成能够进行单错误校正和双错误检测的ECC，所述第二ECC生成矩阵是通过置换所述第一ECC生成矩阵的列而获得的，其中，所述第一编码器单元接收第一数据，以生成用于所述第一数据的第一ECC，其中，所述第二编码器单元接收通过置换所述第一数据的位而获得的第二数据，以生成用于所述第二数据的第二ECC，其中，所述编码器器件将所述第一数据、所述第一ECC和所述第二ECC存储在存储器中，以及其中，所述解码器器件基于从所述存储器读取的所述第一数据、所述第一ECC和所述第二ECC，生成指示所述第一数据的错误出现状态的通知信号。

【技术特征摘要】
2017.12.20 JP 2017-2435581.一种数据处理器件，包括：编码器器件；和解码器器件，其中所述编码器器件包括：第一编码器单元，用于通过根据第一ECC(错误校正码)生成矩阵执行操作来生成能够进行单错误校正和双错误检测的ECC；和第二编码器单元，用于通过根据第二ECC生成矩阵执行操作来生成能够进行单错误校正和双错误检测的ECC，所述第二ECC生成矩阵是通过置换所述第一ECC生成矩阵的列而获得的，其中，所述第一编码器单元接收第一数据，以生成用于所述第一数据的第一ECC，其中，所述第二编码器单元接收通过置换所述第一数据的位而获得的第二数据，以生成用于所述第二数据的第二ECC，其中，所述编码器器件将所述第一数据、所述第一ECC和所述第二ECC存储在存储器中，以及其中，所述解码器器件基于从所述存储器读取的所述第一数据、所述第一ECC和所述第二ECC，生成指示所述第一数据的错误出现状态的通知信号。2.根据权利要求1所述的数据处理器件，其中，所述解码器器件包括：第一解码器单元，用于接收第一位串，并且生成指示所述第一位串中是否存在可校正的单位错误的第一确定信号、以及指示所述第一位串中是否存在两位或更多位错误的第二确定信号，所述第一位串包括从所述存储器读取的所述第一数据和所述第一ECC；第二解码器单元，用于接收第二位串，并且生成指示所述第二位串中是否存在可校正的单位错误的第三确定信号、以及指示所述第二位串中是否存在两位或更多位错误的第四确定信号，所述第二位串包括第三数据和从所述存储器读取的所述第二ECC，所述第三数据是通过如所述第二数据中那样、通过置换从所述存储器读取的所述第一数据的位而获得的；和通知单元，用于基于所述第一确定信号、所述第二确定信号、所述第三确定信号和所述第四确定信号生成所述通知信号。3.根据权利要求2所述的数据处理器件，其中，当仅所述第一确定信号和所述第三确定信号中的一个指示存在可校正的单位错误时，所述通知单元生成指示包括从所述存储器读取的所述第一数据、所述第一ECC和所述第二ECC的位串包括两位或更多位错误的所述通知信号。4.根据权利要求2所述的数据处理器件，其中，当所述第二确定信号和所述第四确定信号中的至少一个指示存在两位或更多位错误时，所述通知单元生成指示包括从所述存储器读取的所述第一数据、所述第一ECC和所述第二ECC的位串包括两位或更多位错误的所述通知信号。5.根据权利要求1所述的数据处理器件，其中，所述解码器器件包括：第一症状单元，用于根据从所述存储器读取的所述第一数据和所述第一ECC来生成第一症状码，并且生成指示所述第一症状码是否与包括所述第一ECC生成矩阵和单元矩阵的第一ECC检查矩阵的任何列的位模式匹配的第一标志、以及指示所述第一症状码的所有位是否为0的第二标志；第二症状单元，用于根据第三数据和从所述存储器读取的所述第二ECC来生成第二症状码，并且生成指示所述第二症状码是否与包括所述第二ECC生成矩阵和单元矩阵的第二ECC检查矩阵的任何列的位模式匹配的第三标志、以及指示所述第二症状码的所有位是否为0的第四标志，所述第三数据是通过如所述第二数据中那样、通过置换从所述存储器读取的所述第一数据的位而获得的；和症状检查单元，用于比较所述第一标志和所述第三标志，并且比较所述第二标志和所述第四标志，以及其中，所述解码器器件基于所述症状检查单元的比较结果生成所述通知信号。6.根据权利要求5所述的数据处理器件，其中，仅当所述第一标志指示所述第一症状码与所述第一ECC检查矩阵的第t列的位模式匹配时(t是指示与包括在所述第一ECC检查矩阵中的所述第一ECC生成矩阵的任何列对应的列号的正整数)、并且当所述第三标志指示所述第二症状码与所述第二ECC检查矩阵的第t列的位模式匹配时，所述症状检查单元输出指示所述第一症状码与所述第一ECC检查矩阵的第t列的位模式匹配的标志，作为第五标志，以及其...

【专利技术属性】
技术研发人员：坪井幸利，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP