一种分路实现高速数据累加电路制造技术

本实用新型专利技术公开了一种分路实现高速数据累加电路，包括din输入信号、clk时钟信号、clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出Q端以及第二选择器的输入D端连接。

【技术实现步骤摘要】
一种分路实现高速数据累加电路
本技术涉及电路设计领域，具体来说，涉及一种分路实现高速数据累加电路。
技术介绍
在大规模集成电路设计中，随着数据位宽的不断增大，逻辑的复杂度增加和时钟频率的变快。通常为了设计的正确性而不得不去提高工艺的先进性，更先进的工艺同时意味着更高的价钱。因而在不提高工艺的条件下，通过创新的电路结构设计来合乎更高的频率要求，这是一个巨大的挑战。如图2所示，输入频率字din在每一个工作时钟周期内做一次加法：同上一次的累加值sum做加法；随着频率字位宽的增大和时钟频率的加快，在一个时钟周期内要完成两个大数的加法在现有的工艺条件下将变得越来越困难，甚至没有可能，通常的做法就是提高工艺条件；提供更快的逻辑单元来实现更高的速度。在高速DDS数模转换电路设计中，频率累加器是设计中的一个时钟瓶颈电路：频率累加器要求一个时钟周期就要累加一个频率字。因而随着频率字的精度要求越来越高，频率字的位宽也越来越大，而且数模转换的速率也要求越来越高。设计的挑战也越来越大。针对相关技术中的问题，目前尚未提出有效的解决方案。
技术实现思路
本技术的目的是提供一种分路实现高速数据累加电路，以克服现有相关技术本文档来自技高网...

【技术保护点】
1.一种分路实现高速数据累加电路，其特征在于，包括din输入信号、clk时钟信号、clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出Q...

【技术特征摘要】
1.一种分路实现高速数据累加电路，其特征在于，包括din输入信号、clk时钟信号、clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出Q端以及第二选择器的输入D端连接，所述第二选择器的输入D端分别与所述第二选择器输出QN端连接、所述第一累加器的输出Q端以及第一加法器的输入端连接，所述clk输入信号分别与所述第一累加器的输入CLK端和第二累加器的输入CLK端连接，所述第二累加器的输出Q端与所述第一加法器的输入端连接，通过二分频电路产...

【专利技术属性】
技术研发人员：孙永明，
申请(专利权)人：长沙泰科阳微电子有限公司，
类型：新型
国别省市：湖南,43