The invention discloses a clock data recovery circuit with small area and low power consumption, which comprises a frequency discriminator, a frequency divider, a first charge pump, a second charge pump, a Bang Bang phase discriminator, a loop filter, a voltage controlled oscillator, a seventh switch, and an input terminal of a frequency discriminator is connected with an input terminal of a voltage controlled oscillator through a frequency divider. Loop filters are connected, and the second, 345 output terminals are connected with the first to fourth input terminals of Bang Bang phase discriminator, the fifth and sixth input terminals of Bang Bang phase discriminator are connected with positive and negative differential input signals, and the first to fourth output terminals are used as the output terminals of the whole circuit, and the fifth output terminal is connected with the second charge pump; the second charge pump is connected with the power supply through the seventh switch, and the output terminal is connected with the ring. The second input end of the circuit filter is connected; the first charge pump is connected to the frequency and phase discriminator, and the output end is connected to the first input end of the loop filter. The double-loop alternating working power consumption of the invention is low, the area is reduced, and the establishment speed and noise performance are taken into account.
【技术实现步骤摘要】
一种小面积低功耗时钟数据恢复电路
本专利技术涉及一种小面积低功耗时钟数据恢复电路，属于时钟数据恢复电路
技术介绍
时钟数据恢复(ClockDataRecovery，简称CDR)是高速通信接口的核心模块，其作用是恢复出高质量时钟信息，并用恢复出的时钟信号对在传输过程中产生了失真、叠加了噪声的数据信号进行重新采样，恢复出高品质的数据。现有的CDR设计技术，通常采用双环结构：利用锁频环(Frequency-LockedLoop，简称FLL)实现时钟频率的恢复，利用锁相环(Phase-LockedLoop，简称PLL)使得时钟边沿对准数据中心，即最佳采样点，再完成对数据的重新采样。为了使FLL的结果保持并应用于PLL当中，双环需要同时开启。为了降低功耗，可以让FLL和PLL交替工作，但是FLL锁定结果的保持需要额外的环路滤波电容来实现。环路滤波电容在整个芯片中占有较大的面积，以采用环形振荡器的CDR为例，环路滤波电容面积占CDR总面积约50％。双环复用环路滤波技术可以缓解上述功耗和面积之间的矛盾，但是FLL与PLL具有不同的使命和特点：通常要求FLL能用最小的资...
【技术保护点】
1.一种小面积低功耗时钟数据恢复电路，其特征在于：包括鉴频鉴相器、分频器、第一电荷泵、第二电荷泵、Bang‑bang鉴相器、环路滤波器、压控振荡器、第七开关(S7)，其中鉴频鉴相器的第一输入端接输入信号Fref，鉴频鉴相器的第二输入端与分频器的输出端相连，且分频器的输入端与压控振荡器的第一输出端相连；所述压控振荡器的输入端与环路滤波器的输出端相连，及压控振荡器的第二、第三、第四、第五输出端分别与Bang‑bang鉴相器的第一、第二、第三、第四输入端相连，所述Bang‑bang鉴相器的第五、第六输入端分别接正负差分输入信号，及Bang‑bang鉴相器的第一、第二、第三、第四输...
【技术特征摘要】
1.一种小面积低功耗时钟数据恢复电路，其特征在于：包括鉴频鉴相器、分频器、第一电荷泵、第二电荷泵、Bang-bang鉴相器、环路滤波器、压控振荡器、第七开关(S7)，其中鉴频鉴相器的第一输入端接输入信号Fref，鉴频鉴相器的第二输入端与分频器的输出端相连，且分频器的输入端与压控振荡器的第一输出端相连；所述压控振荡器的输入端与环路滤波器的输出端相连，及压控振荡器的第二、第三、第四、第五输出端分别与Bang-bang鉴相器的第一、第二、第三、第四输入端相连，所述Bang-bang鉴相器的第五、第六输入端分别接正负差分输入信号，及Bang-bang鉴相器的第一、第二、第三、第四输出端作为整个电路输出端输出恢复的数据，及Bang-bang鉴相器的第五输出端与第二电荷泵的输入端相连；所述第二电荷泵通过第七开关(S7)连接至电源，并且第二电荷泵的输出端与环路滤波器的第二输入端相连；所述第一电荷泵的输入端连接鉴频鉴相器的输出端，且第一电荷泵的输出端连接至环路滤波器的第一输入端。2.根据权利要求1所述的小面积低功耗时钟数据恢复电路，其特征在于：所述环路滤波器包括第一开关(S1)、第二开关(S2)、第三开关(S3)、第四开关(S4)、第五开关(S5)、第六开关(S6)、第一电阻(R1F)、第二电阻(R1P)、第三电阻(R2)、第一电容(C1)、第二电容(C2F)、第三电容(C2P)、第四电容(C3)、第一运算放大器(A1)；所述第一开关(S1)的第一端作为环路滤波器的第一输入端接输入信号inf，第一开关(S1)的第二端分别与第二开关(S2)的第一端、第一电阻(R1F)的第一端相连；所述第二开关(S2)的第二端分别与第一运算放大器(A1)的正输入端、第二电容(C2F)的第一端相连，且第二电容(C2F)的第二端接地；所述第一运算放大器(A1)的负输入端连接至第一运算放大器(A1)的输出端，且第一运算放大器(A1)的输出端分别与第三开关(S3)的第一端、第四开关(S4)的第一端、第五开关(S5)的第一端相连；所述第三开关(S3)的第二端、第三电阻(R2)的第一端、第三电容...
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