芯片与芯片测试系统技术方案

本公开提供一种芯片和芯片测试系统。芯片具有解码模块和测试模式控制模块，在对输入信号进行解码后判断该输入信号为预激活信号则响应后续测试信号，否则不响应后续测试信号。本公开提供的芯片和芯片测试方法通过设置预激活信号可以在尽量节省I/O接口的条件下使测试设备一次性连接更多芯片，并能够实现对每个芯片的单独测试。

Chip and Chip Testing System

The present disclosure provides a chip and a chip test system. The chip has a decoding module and a test mode control module. If the input signal is pre-activated after decoding, it will respond to the subsequent test signal, otherwise it will not respond to the subsequent test signal. The chip and chip test method provided in the present disclosure can enable test devices to connect more chips at one time by setting pre-activation signals under the condition of minimizing the I/O interface, and can realize individual test of each chip.

【技术实现步骤摘要】
芯片与芯片测试系统
本公开涉及半导体
，具体而言，涉及一种芯片以及能够对多个该芯片进行单独测试的测试系统。
技术介绍
在相关技术中，对多个芯片进行测试时，为了实现对每个芯片的单独测试，往往需要为每个芯片单独配置片选线。图1是一种相关技术中多芯片测试场景的示意图。参考图1，在图1中，五个被测芯片的片选线各占用一个I/O接口。在测试设备的可用I/O接口有限的情况下，占用I/O接口配置片选线会降低测试设备的测试效率，减少测试设备能够测试的芯片数量。因此，需要对多个芯片的测试方式进行改进，提高测试设备能同时连接的芯片的数量，进而提升芯片测试效率。需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种芯片以及芯片测试系统，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的测试设备连接的芯片数量不够多的问题。根据本公开实施例的第一方面，提供一种芯片，通过实体信号线和数据信号线耦接于测试设备，包括：解码模块，耦接于所述实体信号线，用于对来自所述实体信号线上的第一输入信号进行解码并输出测试模式信号或测试指令信号，所述测试模式信号先于所述测试指令信号出现；测试模式控制模块，耦接于所述解码模块和所述数据信号线，用于根据所述测试模式信号和所述数据信号线上的第二输入信号设置测试模式。在本公开的一种示例性实施例中，所述解码模块包括：可测性设计解码单元，输入端耦接于所述实体信号线，输出端包括n组使能信号线，用于对所述第一输入信号进行解码并输出所述测试模式信号，所述测试模式信号包括对应于n个测试模式的n组使能信号；测试指令信号解码单元，输入端耦接于所述实体信号线，用于对所述第一输入信号进行解码并输出所述测试指令信号。在本公开的一种示例性实施例中，每组所述使能信号包括第一使能信号和第二使能信号，每组所述使能信号线包括第一使能信号线和第二使能信号线，所述测试模式控制模块包括：n个测试模式使能单元，分别对应于所述n个测试模式，其中每个所述测试模式使能单元包括：锁存电路，输入端耦接于所述第一使能信号线和所述数据信号线，用于根据所述第一使能信号和所述第二输入信号输出预激活信号；与门，输入端耦接于所述第二使能信号线和所述锁存电路的输出端，用于根据所述第二使能信号和所述预激活信号输出对应于所述测试模式的第三使能信号。在本公开的一种示例性实施例中，所述锁存电路包括：传输门，第一控制端耦接于所述第一使能信号线，第二控制端通过第一反向器耦接于所述第一使能信号线，输入端耦接于所述数据信号线，用于在所述第一使能信号为预设电平时输出所述第二输入信号；第二反向器，输入端耦接于所述传输门的输出端，输出端作为所述锁存电路的输出端，用于输出所述第二输入信号的反向信号作为所述预激活信号。在本公开的一种示例性实施例中，所述锁存电路的输入端还耦接于复位信号线，所述锁存电路还用于根据预设复位信号输出所述预激活信号。在本公开的一种示例性实施例中，所述锁存电路还包括：或非门，输入端耦接于所述复位信号线和所述锁存电路的输出端，输出端耦接于所述第二反向器的输入端。在本公开的一种示例性实施例中，所述测试模式控制模块耦接于多条所述数据信号线中的一条。在本公开的一种示例性实施例中，所述测试模式控制模块根据对应于每个所述测试模式的第三使能信号设置所述测试模式。在本公开的一种示例性实施例中，所述测试指令执行模块响应所述测试指令信号包括通过对所述数据信号线进行操作。在本公开的一种示例性实施例中，所述实体信号线包括控制信号线、片选信号线、所述地址信号线。根据本公开的另一个方面，提供一种芯片测试系统，包括：测试设备，具有多条实体信号线和数据信号线，用于在对被测芯片输出具有预激活功能的信号后输出测试信号；多个芯片测试位，共用所述测试设备的所述实体信号线，每个所述芯片测试位通过不同的数据信号线与所述测试设备连接，每个所述芯片测试位连接一个如上述任意一项所述的芯片。在本公开的一种示例性实施例中，所述实体信号线包括控制信号线、片选信号线、地址信号线。在本公开的一种示例性实施例中，所述测试设备还用于在对所述被测芯片输出所述预激活功能的信号的同时对除被测芯片以外的其他已连接芯片输出锁信号。本公开实施例提供的芯片具有解码模块和测试模式控制模块，在对输入信号进行解码后判断该输入信号为预激活信号则响应后续测试信号，否则不响应后续测试信号。通过设置预激活信号，可以在尽量节省I/O接口的条件下使测试设备可以一次性连接更多芯片，并能够实现对每个芯片的单独测试。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是相关技术中多芯片测试场景的示意图。图2是本公开实施例中芯片外部连线的示意图。图3是本公开实施例中芯片的框图。图4是本公开一个实施例中解码模块的示意图。图5是本公开一个实施例中测试模式控制模块的示意图。图6是图5中所示锁存电路的示意图。图7是本公开一个实施例中测试模式控制模块的另一种示意图。图8是图7中所示锁存电路的示意图。图9是图7和图8所示的锁存电路的控制逻辑示意图。图10是本公开实施例中芯片测试系统的示意图。图11是本公开实施例中芯片测试系统的控制时序图。具体实施方式现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。下面结合附图对本公开示例实施方式进行详细说明。图2是本公开实施例中芯片外部连线的示意图。参考图2，本公开提供的芯片1通过控制信号线、片选信号线、地址信号线和数据信号线耦接于测试设备2。图3是本公开实施例中芯片的框图。参考图3，在一个实施例中，芯片1可以包括：解码模块11，耦接于实体信号线，用于对来自实体信号线上的第一输入信号IN1进行解码并输出测试模式信号MOD或测试指令信号COM，测试模式信号先于测试指令信号出现；测试本文档来自技高网...

【技术保护点】
1.一种芯片，通过实体信号线和数据信号线耦接于测试设备，其特征在于，包括：解码模块，耦接于所述实体信号线，用于对来自所述实体信号线上的第一输入信号进行解码并输出测试模式信号或测试指令信号，所述测试模式信号先于所述测试指令信号出现；测试模式控制模块，耦接于所述解码模块和所述数据信号线，用于根据所述测试模式信号和所述数据信号线上的第二输入信号设置测试模式；测试指令执行模块，耦接于所述解码模块、所述测试模式控制模块和所述数据信号线，用于根据所述测试模式响应所述测试指令信号或在所述测试模式被设置为无时不响应所述测试指令信号。

【技术特征摘要】
1.一种芯片，通过实体信号线和数据信号线耦接于测试设备，其特征在于，包括：解码模块，耦接于所述实体信号线，用于对来自所述实体信号线上的第一输入信号进行解码并输出测试模式信号或测试指令信号，所述测试模式信号先于所述测试指令信号出现；测试模式控制模块，耦接于所述解码模块和所述数据信号线，用于根据所述测试模式信号和所述数据信号线上的第二输入信号设置测试模式；测试指令执行模块，耦接于所述解码模块、所述测试模式控制模块和所述数据信号线，用于根据所述测试模式响应所述测试指令信号或在所述测试模式被设置为无时不响应所述测试指令信号。2.如权利要求1所述的芯片，其特征在于，所述解码模块包括：可测性设计解码单元，输入端耦接于所述实体信号线，输出端包括n组使能信号线，用于对所述第一输入信号进行解码并输出所述测试模式信号，所述测试模式信号包括对应于n个测试模式的n组使能信号；测试指令信号解码单元，输入端耦接于所述实体信号线，用于对所述第一输入信号进行解码并输出所述测试指令信号。3.如权利要求2所述的芯片，其特征在于，每组所述使能信号包括第一使能信号和第二使能信号，每组所述使能信号线包括第一使能信号线和第二使能信号线，所述测试模式控制模块包括：n个测试模式使能单元，分别对应于所述n个测试模式，其中每个所述测试模式使能单元包括：锁存电路，输入端耦接于所述第一使能信号线和所述数据信号线，用于根据所述第一使能信号和所述第二输入信号输出预激活信号；与门，输入端耦接于所述第二使能信号线和所述锁存电路的输出端，用于根据所述第二使能信号和所述预激活信号输出对应于所述测试模式的第三使能信号。4.如权利要求3所述的芯片，其特征在于，所述锁存电路包括：传输门，第一控制端耦接于所述第一使能信号线，第二控制端通过第一反向器耦接于所述第一使能信...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34