一种高速以太网交换芯片的存储冗余系统技术方案

本发明专利技术公开了一种高速以太网交换芯片的存储冗余系统，包括依次电连接的若干收发器模块、GMAC模块和数据缓存模块；若干GMAC模块均与控制单元相交互；控制单元分别与转发端口判定模块、管理单元以及帧解析模块相交互；帧解析模块通过地址管理模块和VLAN管理模块与转发端口判定模块相交互；本发明专利技术克服了芯片存储空间无限增大的需求，在不明显增加芯片面积的情况下，解决了端口的阻塞引起整个芯片瘫痪的风险，降低了芯片成本，保证了交换数据的有效转发。本发明专利技术存储冗余设计电路结构有效解决了端口的阻塞引起整个芯片瘫痪的风险，保证了交换数据的有效转发。

A Memory Redundancy System for High Speed Ethernet Switch Chip

The invention discloses a storage redundancy system for high-speed Ethernet switching chips, which includes several transceiver modules, GMAC modules and data cache modules connected electrically in turn; several GMAC modules interact with control units; control units interact with forwarding port determination module, management unit and frame resolution module respectively; and frame resolution module is managed by address management module and VLAN module. The module interacts with the decision module of the forwarding port; the invention overcomes the demand of unlimited increase of memory space of the chip, solves the risk of paralysis of the whole chip caused by the blocking of the port, reduces the cost of the chip, and ensures the effective forwarding of the exchange data without significantly increasing the chip area. The storage redundancy design circuit structure of the invention effectively solves the risk of the whole chip paralysis caused by the blocking of the port, and ensures the effective forwarding of the exchange data.

【技术实现步骤摘要】
一种高速以太网交换芯片的存储冗余系统
本专利技术属于计算机通信及网络领域，涉及一种高速以太网交换芯片的存储冗余系统，尤其适用于以太网交换器、网络服务器、计算机数据存储系统等领域。例如，数据服务中心、大型交换机等。
技术介绍
目前在主流的以太网交换芯片中，采用的方法是所有交换端口共享一块存储空间。随着网络传输速率及交换数据量的提高，对高速以太网交换芯片存储空间的管理提出了更高的要求，但当某个端口的链路阻塞时，向该端口转发的数据帧会持续占据存储空间而无法转发出去，导致存储资源占满，最终引起交换芯片瘫痪；如果单纯的增加交换器内部存储空间的容量，则会无限增大芯片面积，并且随着数据交换的进行，当端口阻塞时整个存储空间也会被占满。在“以太网交换技术研究及交换芯片的设计实现”中，交换芯片采用共享存储交换结构。片上RAM大小为256K字节，宽度为64位，RAM划分为数据缓存空间、端口队列空间和地址表空间三部分，分别对应三个功能部件对这些存储空间进行管理。其中，数据帧缓存器将来自输入端口的数据帧统一存储到片上RAM内，等待控制部件将其输出到相应的输出端口，一个数据帧在缓存中可以不连续存放；端口描述符是用统一的格式对数据帧在缓存器中不连续存储的位置信息进行描述，存储控制部件为每个输出端口维护一个描述符表，表中存储了要从此端口输出的描述符；为了正确转发数据帧，需要建立MAC地址与交换芯片端口之间的映射关系，交换芯片用一个地址表存储这些映射关系。此外，根据IEEE802.3X协议，结合数据帧缓存空间的管理还设计了流量控制机制，从而降低了交换芯片的丢帧率。但当某个端口的链路阻塞时，向该端口转发的数据帧会持续占据存储空间而无法转发出去，导致存储资源占满，最终引起交换芯片瘫痪。在“网络高性能交换结构及调度算法研究”中，针对N×N的交换结构，N为输入/输出的端口数量。提出了一种新的的交叉点缓冲交换结构——负载均衡交叉点缓冲交换(LB-CQ)，其基本的思想是：在简单交叉点缓冲交换矩阵的前面，添加一级负载均衡交换矩阵，负载均衡交换矩阵通过简单的端口轮转匹配对输入端口到达流量进行负载均衡分配，可以将到达交换矩阵各输入端口的非均衡流量通过负载均衡转化为近似均衡的流量，从而在保留CQ交换矩阵调度算法简单、不需要流控、延时等QoS性能出色的基础上，克服CQ交换矩阵非均衡流量下吞吐量性能不佳的缺点，该方案虽然实现了对存储空间的充分使用，但没有对其进行冗余设计，当端口上有巨型帧进行传输时，很容易造成链路阻塞。
技术实现思路
本专利技术为了有效解决当以太网交换芯片某个端口阻塞时整个存储空间会被占满的问题，提出一种高速以太网交换芯片的存储冗余系统，该方法通过在交换器的每个端口设置专用存储器，当某个端口的链路阻塞时，该端口的数据会先在自己的专用存储空间堆叠，不会影响共享存储空间，避免了因某一个端口的阻塞引起整个交换芯片瘫痪的风险，从而保证了数据的正常转发。为达到上述目的，本专利技术采用以下技术方案予以实现：一种高速以太网交换芯片的存储冗余系统，包括依次电连接的若干收发器模块、GMAC模块和数据缓存模块；若干GMAC模块均与控制单元相交互；控制单元分别与转发端口判定模块、管理单元以及帧解析模块相交互；帧解析模块通过地址管理模块和VLAN管理模块与转发端口判定模块相交互；收发器模块，对于n端口的交换芯片，其数量为n，与GMAC模块的数量相同，用于传输线和GMAC模块之间的数据传输；GMAC模块，与收发器模块的数量相同，用于数据的封装与解封和媒介接入控制；数据缓存模块，与GMAC模块的数量相同，用于对GMAC模块接收的数据帧及待发送的数据帧的缓存；控制单元包括接收控制模块和发送控制模块，其中：接收控制模块，用于接收GMAC模块输出的数据帧和产生数据缓存模块存储空间地址分配请求信号；发送控制模块，用于在每个输出端口发送队列非空时，将队列中的信息转化为读数据命令，输出到管理单元；帧解析模块，根据帧的类型提取不同层次的信息；地址管理模块，根据目的MAC地址查找出转发的端口向量；VLAN管理模块，用于对VLAN表的过滤查询，将查询结果输出给转发端口判定模块；发端口判定模块，用于根据地址管理模块和VLAN管理模块的输出结果判断当前数据包向哪个端口转发，其结果输出到发送控制模块。本专利技术进一步的改进在于：管理单元包括均与控制单元小交互的队列管理模块、QoS模块、缓存地址管理模块以及缓存memory读写控制模块，缓存memory读写控制模块上还连接有数据帧缓存memory模块；队列管理模块，用于对每个输出端口6个输出队列的管理；QoS模块，用于实现每个端口输入的每个数据帧给出转发的优先级和发送队列号；缓存地址管理模块，用于实现缓存空间的分配和释放；缓存memory读写控制模块，用于实现根据接收控制模块输入的数据地址和写命令将数据存储到数据帧缓存memory模块中，根据发送控制模块输出的读地址和命令将数据帧缓存memory模块中的数据读出并输出到发送控制模块；数据帧缓存memory模块，实现对接收的数据帧的缓存。数据帧缓存memory模块的数量为n+1，其中，第1～n缓存单元分别为n个端口各自的存储空间，第n+1缓存空间为共享存储空间。数据缓存模块采用异步FIFO实现，双口的访问控制逻辑完全独立。与现有技术相比，本专利技术具有以下有益效果：传统的方法是所有交换端口共享一块存储空间，但当某个端口的链路阻塞时，向该端口转发的数据帧会持续占据存储空间而无法转发出去，导致存储资源占满，最终引起交换芯片瘫痪。针对该问题，本专利技术在不明显增加芯片面积的情况下，通过对缓存空间的冗余设计保证了数据的正常转发。本专利技术克服了芯片存储空间无限增大的需求，在不明显增加芯片面积的情况下，解决了端口的阻塞引起整个芯片瘫痪的风险，降低了芯片成本，保证了交换数据的有效转发。通过对本专利技术进行功能仿真，并与传统的以太网交换电路结构进行比较。在测试环境中，随机产生1000组报文，并分别采用传统的以太网交换电路结构和本专利技术提出的存储冗余设计电路结构对这些报文任务进行交换转发；其中，端口数量为7，工作时钟为125MHz，数据位宽为128位，采用连续数据通讯的方式。仿真结果表明，存储冗余设计电路结构有效解决了端口的阻塞引起整个芯片瘫痪的风险，保证了交换数据的有效转发。【附图说明】图1为交换芯片存储冗余设计总体结构框图；图2为存储冗余设计模块结构图。其中：1-收发器模块；2-GMAC模块；3-数据缓存模块；4-接收控制模块；5-发送控制模块；6-队列管理模块；7-QoS模块；8-缓存地址管理模块；9-缓存memory读写控制模块；10-数据帧缓存memory模块；11-帧解析模块；12-地址管理模块；13-VLAN管理模块；14-转发端口判定模块。【具体实施方式】为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，不是全部的实施例，而并非要限制本专利技术公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要的混淆本专利技术公开的概念。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性本文档来自技高网...

【技术保护点】
1.一种高速以太网交换芯片的存储冗余系统，其特征在于，包括依次电连接的若干收发器模块(1)、GMAC模块和数据缓存模块(3)；若干GMAC模块(2)均与控制单元相交互；控制单元分别与转发端口判定模块(14)、管理单元以及帧解析模块(11)相交互；帧解析模块(11)通过地址管理模块(12)和VLAN管理模块(13)与转发端口判定模块(14)相交互；收发器模块(1)，对于n端口的交换芯片，其数量为n，与GMAC模块(2)的数量相同，用于传输线和GMAC模块(2)之间的数据传输；GMAC模块(2)，与收发器模块(1)的数量相同，用于数据的封装与解封和媒介接入控制；数据缓存模块(3)，与GMAC模块(2)的数量相同，用于对GMAC模块(2)接收的数据帧及待发送的数据帧的缓存；控制单元包括接收控制模块(4)和发送控制模块(5)，其中：接收控制模块(4)，用于接收GMAC模块(2)输出的数据帧和产生数据缓存模块(3)存储空间地址分配请求信号；发送控制模块(5)，用于在每个输出端口发送队列非空时，将队列中的信息转化为读数据命令，输出到管理单元；帧解析模块(11)，根据帧的类型提取不同层次的信息；地址管理模块(12)，根据目的MAC地址查找出转发的端口向量；VLAN管理模块(13)，用于对VLAN表的过滤查询，将查询结果输出给转发端口判定模块(14)；发端口判定模块(14)，用于根据地址管理模块(12)和VLAN管理模块(13)的输出结果判断当前数据包向哪个端口转发，其结果输出到发送控制模块(5)。...

【技术特征摘要】
1.一种高速以太网交换芯片的存储冗余系统，其特征在于，包括依次电连接的若干收发器模块(1)、GMAC模块和数据缓存模块(3)；若干GMAC模块(2)均与控制单元相交互；控制单元分别与转发端口判定模块(14)、管理单元以及帧解析模块(11)相交互；帧解析模块(11)通过地址管理模块(12)和VLAN管理模块(13)与转发端口判定模块(14)相交互；收发器模块(1)，对于n端口的交换芯片，其数量为n，与GMAC模块(2)的数量相同，用于传输线和GMAC模块(2)之间的数据传输；GMAC模块(2)，与收发器模块(1)的数量相同，用于数据的封装与解封和媒介接入控制；数据缓存模块(3)，与GMAC模块(2)的数量相同，用于对GMAC模块(2)接收的数据帧及待发送的数据帧的缓存；控制单元包括接收控制模块(4)和发送控制模块(5)，其中：接收控制模块(4)，用于接收GMAC模块(2)输出的数据帧和产生数据缓存模块(3)存储空间地址分配请求信号；发送控制模块(5)，用于在每个输出端口发送队列非空时，将队列中的信息转化为读数据命令，输出到管理单元；帧解析模块(11)，根据帧的类型提取不同层次的信息；地址管理模块(12)，根据目的MAC地址查找出转发的端口向量；VLAN管理模块(13)，用于对VLAN表的过滤查询，将查询结果输出给转发端口判定模块(14)；发端口判定模块(14)，用于根据地址管理模块(12)和VLAN管...

【专利技术属性】
技术研发人员：冯海强，王剑峰，赵文琦，李小波，马徐瀚，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：陕西,61