三维网络拓扑结构及其路由算法制造技术

本发明专利技术公开了一种三维网络拓扑结构及其路由算法，该三维网络拓扑结构包括：多个第一层虚拟子网，各个第一层虚拟子网为Torus拓扑结构；其中，多个第一层虚拟子网之间通过TSV互连链路形成全互连拓扑结构，全互连拓扑结构为第二层虚拟子网。本发明专利技术的上述技术方案，通过Torus拓扑和全互连拓扑相结合，基于三维集成技术和TSV技术来构建层次化网络拓扑结构，至少能够有效压缩网络直径，降低通信延迟。

【技术实现步骤摘要】
三维网络拓扑结构及其路由算法
本专利技术涉及计算机
，具体来说，涉及一种三维网络拓扑结构及其路由算法。
技术介绍
随着半导体器件技术的高速发展，大规模集成电路的特征尺寸越来越小，芯片内部集成电路的晶体管数量越来越多。处理器集成的核心数量也越来越多。为了将这些处理器核连接起来，协同工作，提出了专门用于芯片内部互连的通信网络，也就是片上网络(Network-on-Chip,NoC)。片上网络是指在单一芯片上实现的基于网络通信的多处理器系统。多核处理器对资源和功耗等特殊限制条件要求片上网络具有布线简单，互连线少，更低延迟，更低功耗，高吞吐率等特征。NoC具有很好的能耗效率，但随着通信量的增大，功耗约束越发成为片上网络面临的重要问题。从底层的物理设计到拓扑结构的选择都要考虑功耗、面积、通信时延和吞吐率等性能。拓扑结构规定了NoC中计算资源是如何在芯片中分布和连接的。对于二维平面互连网络，节点的拓扑相邻一定是空间相邻的。NoC网络要求拓扑结构具有可扩展性和可重用性。随着三维集成电路(three-dimensionalintegratedcircuit，3DIC)技术的发展，2DNoC逐渐发展到3DNoC。三维片上网络体系结构的最大特点是三维集成堆叠以及与此相适应的竖直通信链路。这些三维堆叠都是通过纵向的垂直互连进行通信。纵向垂直互连技术包括引线接合法(wirebonding)、微焊点(microbump)、无触点(contactless)以及硅通孔(ThroughSiliconVias，TSV)连接等几种方式。其中，采用TSV的垂直互连技术通过在硅晶圆上通孔并以钨金属填注进行芯片间互连。由表1和表2所示对长互连线和TSV进行了建模对比，长互连线的功耗和时延参数见表1。3D路由器的垂直通路TSV参数如表2所示，可见采用TSV的三维堆叠的导通能力很强，在1个时钟周期内可快速互通多层，说明对于跨越不同层之间的通信延迟极低，几乎可忽略不计，而且传输延迟与通过的层数无关。当然，随着传输层数的增加，消耗的能耗也相应增加，但是功耗要远远低于长连线。表1互连线参数长度(hops)时延(cycles)能耗(fJ)112382125632750421449522182631641733881835322表2TSV通路参数互通层数时延(cycles)能耗(fJ)211113121141293>51340基于三维集成技术，目前对三维片上网络的拓扑结构主要分为2类：一类是将2维片上网络拓扑结构直接应用在三维网络上，发挥三维立体结构的空间优势；另一类是根据三维立体结构的特点进行有针对性的设计，例如，针对垂直方向上相对于二维平面可忽略不计的距离和通信延迟以及垂直方向上TSV技术提供的超高通信带宽等。例如，三维对称网络是直接由2DMesh拓扑在垂直方向上进行级联扩展构成，如图1所示，该结构要求路由器增加2个端口，连接Z维度的正、负2个方向(垂直方向)，这会相应的增加缓存，交叉开关等资源。好处是可压缩网络直径，同时可利用TSV垂直通道，降低延迟，提高Z维度通信带宽。如果增加环回链路，将Mesh拓扑变为Torus拓扑可进一步压缩网络直径，如图2所示，而且Z维度长的环回链路通信延迟不因通信距离的增加而增加，可有效提升通信性能。但是Z维度的TSV链路成本较高，而且发热量较大，因此，有研究采用“总线”结构来对TSV链路进行时分复用，以降低网络成本。但该方法存在资源竞争问题，会影响性能。还有研究采用基于超立方体结构，亦即将三维超立方体再增加一个维度，构成四维超立方体，可压缩网络直径，但代价是增加路由器端口数量，可扩展性不足。高性能计算的应用负载普遍具有局部性特征：空间局部性和(或)时间局部性。基于应用的局部通信特征能够有效利用网络带宽，缩短消息延迟，提高网络吞吐率，通信局部性对计算效率有着重要影响。因此应用的通信模式是网络设计的重要依据。路由算法：路由算法主要负责消息的有效传输，对于网络通信性能有着重要影响。经典的3DTorus路由算法有维序路由算法、转向控制算法和自适应路由等。死锁避免：网络交换机需要一定的缓冲器用来存储数据包。但是缓冲器的容量是有限的。对于那些数据包头还没有到达目的节点的报文，一方面要请求缓冲器资源，同时又要占用当前缓冲报文的缓冲器，这种通道资源的循环占用就可能产生死锁。增加虚通道构建虚拟子网，通过分离流量可有效避免死锁，但是这种方法的缺点是所需资源比较多，对于采用高维度拓扑的超大规模网络会极大增加系统成本。采用逃逸虚通道也可以避免死锁，当发生拥塞时数据包进入逃逸虚通道路由，可化解拥塞情况，其不足之处在于逃逸通道的利用率比较低。针对相关技术中的上述问题，目前尚未提出有效的解决方案。
技术实现思路
针对相关技术中的问题，本专利技术提出一种三维网络拓扑结构及其路由算法，三维网络拓扑结构采用Torus拓扑和全互连拓扑相结合，基于三维集成技术和TSV技术来构建层次化网络拓扑结构，至少能够有效压缩网络直径，降低通信延迟。本专利技术的技术方案是这样实现的：根据本专利技术的一个方面，提供了一种三维网络拓扑结构，包括：多个第一层虚拟子网，各个第一层虚拟子网为Torus拓扑结构；其中，多个第一层虚拟子网之间通过TSV互连链路形成全互连拓扑结构，全互连拓扑结构为第二层虚拟子网。根据本专利技术的实施例，第一层虚拟子网为N端口虚拟交换机，第i个虚拟交换机的第j个端口的端口号为<i，j>；其中，端口号为<i，j>的端口与端口号为<i+j，N+1-j>的端口通过TSV互连链路进行连接。根据本专利技术的实施例，TSV互连链路在多个第一层虚拟子网间垂直延伸。根据本专利技术的实施例，TSV互连链路是由端口号为<i，j>的端口至端口号为<i+j，N+1-j>的端口的直达链路。根据本专利技术的另一方面，提供了一种三维网络拓扑结构的路由算法，包括：判断目标核心与源核心是否处于相同的超级核心，其中，多个第一层虚拟子网构造为多个超级核心；当目标核心与源核心处于相同的超级核心时，则通过维序路由算法路由至目标核心；当目标核心与源核心处于不同的超级核心时，则通过全局路由算法路由至目标核心。根据本专利技术的实施例，通过维序路由算法路由至目标核心包括：按照维度长度递减的顺序遍历各个维度，其中，每路由一步当前维度上的偏移量减1；在当前维度的偏移量减为0后计算下一个维度的偏移量；遍历各个维度直至目标核心。根据本专利技术的实施例，通过全局路由算法路由至目标核心包括：如果目标核心编号比源核心编号高，则将数据路由至本地跳转核心，本地跳转核心所在位置为(Nss，Nxm，Nym，Nzm)，其中，Nss是所在源核心的编号，Nxm、Nym、Nzm分别是源核心的X、Y和Z维度的编号，Nzm＝(Nsd-Nss-1)/(Kx×Ky)，Nym＝(Nsd-Nss-1)％(Kx×Ky)/Kx，Nxm＝(Nsd-Nss-1)％(Kx×Ky)％Kx，Nsd＝Nss+Pg，Pg＝Nz×Kx×Ky+Ny×Kx+Nx+1，Nx、Ny表示第一层虚拟子网构中X、Y维度的位置信息，Kx、Ky和Kz表示第一层虚拟子网构中X、Y和Z维度的核心数；由本地跳转核心将数据路由至目标核心。根据本专利技术的实本文档来自技高网...

【技术保护点】
1.一种三维网络拓扑结构，其特征在于，包括：多个第一层虚拟子网，各个第一层虚拟子网为Torus拓扑结构；其中，多个第一层虚拟子网之间通过硅通孔互连链路形成全互连拓扑结构，所述全互连拓扑结构为第二层虚拟子网。

【技术特征摘要】
1.一种三维网络拓扑结构，其特征在于，包括：多个第一层虚拟子网，各个第一层虚拟子网为Torus拓扑结构；其中，多个第一层虚拟子网之间通过硅通孔互连链路形成全互连拓扑结构，所述全互连拓扑结构为第二层虚拟子网。2.根据权利要求1所述的三维网络拓扑结构，其特征在于，所述第一层虚拟子网为N端口虚拟交换机，第i个虚拟交换机的第j个端口的端口号为<i，j>；其中，端口号为<i，j>的端口与端口号为<i+j，N+1-j>的端口通过所述硅通孔互连链路进行连接。3.根据权利要求2所述的三维网络拓扑结构，其特征在于，所述硅通孔互连链路在所述多个第一层虚拟子网间垂直延伸。4.根据权利要求2所述的三维网络拓扑结构，其特征在于，所述硅通孔互连链路是由端口号为<i，j>的端口至端口号为<i+j，N+1-j>的端口的直达链路。5.一种如权利要求1-4任一项所述的三维网络拓扑结构的路由算法，其特征在于，包括：判断目标核心与源核心是否处于相同的超级核心，其中，多个第一层虚拟子网构造为多个所述超级核心；当所述目标核心与所述源核心处于相同的超级核心时，则通过维序路由算法路由至所述目标核心；当所述目标核心与所述源核心处于不同的超级核心时，则通过全局路由算法路由至所述目标核心。6.根据权利要求5所述三维网络拓扑结构的路由算法，其特征在于，通过维序路由算法路由至所述目标核心包括：按照维度长度递减的顺序遍历各个维度，其中，每路由一步当前维度上的偏移量减1；在所述当前...

【专利技术属性】
技术研发人员：苏勇，万伟，李斌，
申请(专利权)人：中科曙光信息产业成都有限公司，曙光信息产业北京有限公司，
类型：发明
国别省市：四川,51