运算处理电路和识别系统技术方案

本发明专利技术的目的是执行适合于卷积神经网络中卷积运算的并行处理。多个选择器中的每一个从保留在二维移位寄存器中的数据中依次选择至少部分不同的指定二维区域中的数据。多个二维卷积运算电路中的每一个累积由相应选择器选择的数据与存储在系数存储器中的系数数据相乘的结果，并且相互并行地计算二维区域中的二维卷积运算结果。多个加法器中的每一个在信道方向上将由二维卷积运算电路执行的每一个运算的结果相加，并输出与三维卷积运算结果相同的结果。

Operational Processing Circuit and Recognition System

The object of the present invention is to perform parallel processing suitable for convolution operations in convolution neural networks. Each of the multiple selectors sequentially selects at least part of the data in the designated two-dimensional region from the data retained in the two-dimensional shift register. Each of the two-dimensional convolution circuits accumulates the result of multiplying the data selected by the corresponding selector with the coefficient data stored in the coefficient memory, and calculates the two-dimensional convolution results in two-dimensional region in parallel with each other. Each of the adders adds the results of each operation performed by the two-dimensional convolution operation circuit in the channel direction and outputs the same results as the three-dimensional convolution operation.

【技术实现步骤摘要】
【国外来华专利技术】运算处理电路和识别系统
本技术涉及一种运算处理电路。具体地，本技术涉及一种执行卷积运算的运算处理电路和一种使用运算处理电路来识别数据的识别系统。
技术介绍
卷积神经网络(CNN)作为包括多个分级连接的处理层的一个神经网络引起了人们的关注。卷积神经网络包括：卷积层，用于使用多个核来执行卷积；池化层，具有用于提取的二次采样功能；以及完全连接层，设置在接近输出层的层中，用于根据输出充当分类器。提出了一种使多个运算单元并行运算的设备，以高速在卷积神经网络中执行卷积运算。例如，提出了一种设备，其中，多个乘积和运算单元并行执行沿列方向移位的位置的卷积运算(例如，参见PTL1)。此外，提出了一种设备，其中，连接两个脉动阵列，以在彼此不同的位置处并行执行数据的卷积运算处理(例如，参见PTL2)。[引文列表][专利文献][PTL1]日本专利公开号2010-134697[PTL2]日本专利公开号2015-210709
技术实现思路
[技术问题]在传统技术中，并行执行多个卷积运算，以提高卷积神经网络中运算处理的速度。然而，当并行运算的目标仅局限于列方向或仅局限于彼此不同的位置时，可能难以确保足够的并行性。鉴于本文档来自技高网...

【技术保护点】
1.一种运算处理电路，包括：二维移位寄存器，包括设置在第一方向上的多个移位寄存器，所述多个移位寄存器在与所述第一方向垂直相交的第二方向上排列并依次连接；多个选择器，所述多个选择器从所述二维移位寄存器中保存的数据中依次选择至少部分彼此不同的预定二维区域中的数据；系数存储器，所述系数存储器存储与所述二维移位寄存器中保存的数据相对应的系数数据；多个二维卷积运算电路，所述多个二维卷积运算电路对应于所述多个选择器设置，并且被配置为将由所述选择器选择的数据与存储在所述系数存储器中的系数数据相乘，并且累加相乘的结果，以并行计算所述二维区域中的二维卷积运算结果；以及多个加法器电路，所述多个加法器电路对应于所述...

【技术特征摘要】
【国外来华专利技术】2016.10.19 JP 2016-2054511.一种运算处理电路，包括：二维移位寄存器，包括设置在第一方向上的多个移位寄存器，所述多个移位寄存器在与所述第一方向垂直相交的第二方向上排列并依次连接；多个选择器，所述多个选择器从所述二维移位寄存器中保存的数据中依次选择至少部分彼此不同的预定二维区域中的数据；系数存储器，所述系数存储器存储与所述二维移位寄存器中保存的数据相对应的系数数据；多个二维卷积运算电路，所述多个二维卷积运算电路对应于所述多个选择器设置，并且被配置为将由所述选择器选择的数据与存储在所述系数存储器中的系数数据相乘，并且累加相乘的结果，以并行计算所述二维区域中的二维卷积运算结果；以及多个加法器电路，所述多个加法器电路对应于所述多个二维卷积运算电路设置，并且被配置为在信道方向上将所述多个二维卷积运算电路的运算结果相加，以输出三维卷积运算结果。2.根据权利要求1所述的运算处理电路，其中，所述系数存储器存储多种类型的系数数据，并且所述多个二维卷积运算电路中的每一个连续地执行由所述多个选择器选择的数据和多种类型的所述系数数据的二维卷积运算，而不替换保存在所述二维移位寄存器中的数据。3.根据权利要求1所述的运算处理电路，其中，所述系数存储器存储多种类型的系数数据，并且所述多个二维卷积运算电路中的每一个并行地对多种类型的所述系数数据执行二维卷积运算。4.根据权利要求1所述的运算处理电路，其中，所述多个二维卷积运算电路中的每一个还对所述二维移位寄存器中保存的数据中的彼此不同的二维区域中的数据并行执行二维卷积运算。5.根据权利要求1所述的运算处理电路，还包括：二维卷积运算结果保存单元，所述二维卷积运算结果保存单元保存所述多个二维卷积运算电路的运算结果，其中，所述多个加法器电路在信道方向上将所述多个二维卷积运算电路的运算结果和保存在所述二维卷积运算结果保存单元中的运算结果相加。6.根据权利要求1所述的运算处理电路，其中，所述多个加法器电路在信道方向上并行地将所述多个二维卷积运算电路的运算结果相加，以输出三维卷积运算结果。7.根据权利要求1所述的运算处理电路，还包括：激活处理电路，所述激活处理电路将预定激活处理应用于从所述多个加法器电路输出的所述三维卷积运算结果。8.根据权利要求1所述的运算处理电路，还包括：池化处理电路，所述池化处理电路将池化处理应用于从所述多个加法器电路输出的所述三维卷积运算结果。9.根据权利要求8所述的运算处理电路，其中，所述池化处理包括生成所述...

【专利技术属性】
技术研发人员：坂口浩章，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：日本,JP