一种DRAM输出驱动电路及其减小漏电的方法技术

本发明专利技术一种DRAM输出驱动电路及其减小漏电的方法，电路包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，以及连接在工作电压端的预驱动单元；上拉晶体管和下拉晶体管之间设置驱动电压输出端dq，上拉晶体管的栅极连接预驱动单元的输出端；预驱动单元用于在省电模式下，通过输出电压控制上拉晶体管的栅源电压变为负压；方法通过预驱动单元对输出电压的控制，对上拉晶体管的栅源电压进行选择和控制，正常工作模式下选择原有的加载电压，省电模式下选择额外的加载电压；从而使得对应的上拉晶体管在省电模式下栅源电压变为负压，从而能够工作在漏电流较小的电压下。有效减少DRAM输出驱动电路在省电模式下的漏电流。

A DRAM Output Drive Circuit and Its Method of Reducing Leakage

【技术实现步骤摘要】
一种DRAM输出驱动电路及其减小漏电的方法
本专利技术涉及DRAM输出驱动电路，具体为一种DRAM输出驱动电路及其减小漏电的方法。
技术介绍
现有技术中，DRAM存储器的输出驱动电路，按照上拉晶体管的类型包括如下两种类型：一种是当上拉晶体管为PMOS，即P1，如图1所示。在DRAM的省电模式下，dq引脚被连接到vssq，PMOS的连接状态为：vb＝vddq，栅极电压date_pu由预驱动单元输出；省电模式：dat_pu＝vddq，data_pd＝vssq，dq＝vssq；尽管P1在vsg＝0v时没有导通，还是有从vddq到dq的漏电，这是由器件特性决定的。另一种是当上拉晶体管为NMOS，即N1，如图2所示。在DRAM的省电模式下，dq引脚被连接到vssq，NMOS的连接状态为：vb＝vssq，栅极电压date_pu由预驱动单元输出；省电模式：dat_pu＝vssq，data_pd＝vssq，dq＝vssq；尽管N1在vgs＝0v时没有导通，还是有从vddq到dq的漏电，这是由器件特性决定的。其中的预驱动单元包括依次连接的预驱动管P0和N0。但是，在lowpower电路设计中，器件在关本文档来自技高网...

【技术保护点】
1.一种DRAM输出驱动电路，其特征在于，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，以及连接在工作电压端的预驱动单元；上拉晶体管和下拉晶体管之间设置驱动电压输出端dq，上拉晶体管的栅极连接预驱动单元的输出端；预驱动单元用于在省电模式下，通过输出电压控制上拉晶体管的栅源电压变为负压。

【技术特征摘要】
1.一种DRAM输出驱动电路，其特征在于，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，以及连接在工作电压端的预驱动单元；上拉晶体管和下拉晶体管之间设置驱动电压输出端dq，上拉晶体管的栅极连接预驱动单元的输出端；预驱动单元用于在省电模式下，通过输出电压控制上拉晶体管的栅源电压变为负压。2.根据权利要求1所述的一种DRAM输出驱动电路，其特征在于，当上拉晶体管为PMOS时，预驱动单元包括依次连接在工作电压端和接地电压端的预驱动管P0和预驱动管N0，预驱动管P0和预驱动管N0之间设置输出data_pu；预驱动管P0的源极电压vs连接电压选项器的输出，电压选择器的输入分别连接工作电压vddq和额外工作电压vdd1，控制端连接电压选择信号；额外工作电压vdd1高于工作电压vddq；正常工作模式下，加载供电电压vddq；省电工作模式下，加载额外供电电压vdd1。3.根据权利要求1所述的一种DRAM输出驱动电路，其特征在于，当上拉晶体管为NMOS时，预驱动单元包括依次连接在工作电压端和接地电压端的预驱动管P0和预驱动管N0，预驱动管P0和预驱动管N0之间设置输出data_pu；预驱动管N0的源极电压vs连接到电压选项器的输出，电压选择器的输入分别连接接地电压vssq和额外接地电压v_neg，控制端连接电压选择信号；额外接地电压v_neg低于接地电压vssq；正常工作模式下，加载接地电压vssq；省电工作模式下，加载额外接地电压v_neg。4.根据权利要求1所述的一种DRAM输出驱动电路，其特征在于，当上拉晶体管为串联的NMOS时，输出驱动管N0和输出驱动管N1依次串联在工作电压端；预驱动单元包括分别连接工作电压端和额外接地电压的电压转换器，电压转换器的控制端连接电压选择信号，电压转换器的输出端连接输出驱动管N0的栅极；正常工作模式下，加载工作电压vddq，输...

【专利技术属性】
技术研发人员：刘成，王龙，王帅，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西,61