非易失性存储器件的读取电路和方法技术

本公开的实施例涉及非易失性存储器件的读取电路和方法。感测放大器电路可以与具有存储器阵列的非易失性存储器器件一起使用，该存储器阵列具有布置在字线和位线中并且耦合到相应源极线的存储器单元。该电路具有第一电路分支和第二电路分支，其在对存储在存储器单元中的数据的读取步骤期间在相应的第一比较输入和第二比较输入上接收来自与存储器单元相关联的位线的单元电流和参考电流，所述参考电流在差分读取操作中来自参考位线或者在单端读取操作中来自参考电流发生器。在数据读取步骤期间，第一和第二电路分支根据单元电流和参考电流之间的差值产生第一输出电压和第二输出电压。

Reading Circuit and Method of Nonvolatile Memory Device

An embodiment of the present disclosure relates to a reading circuit and method of a non-volatile memory device. Sensor amplifier circuits can be used with nonvolatile memory devices with memory arrays, which have memory units arranged in word and bit lines and coupled to the corresponding source poles. The circuit has a first circuit branch and a second circuit branch, which receives unit current and reference current from the bit lines associated with the memory unit during the reading step of data stored in the memory unit at the corresponding first and second comparison inputs, the reference current coming from the reference bit lines in the differential reading operation or from the single-ended reading operation. From the reference current generator. During the data reading step, the first and second circuit branches generate the first output voltage and the second output voltage based on the difference between the unit current and the reference current.

【技术实现步骤摘要】
非易失性存储器件的读取电路和方法相关申请的交叉引用本申请要求于2017年10月11日提交的意大利专利申请No.102017000114539的优先权，该申请通过引用结合于此。
本专利技术涉及用于非易失性存储器件的读取电路和读取方法。
技术介绍
众所周知并且如图1中示意性所示，整体用1表示的非易失性存储器件，例如闪存类型，通常包括由多个按行(字线，WL)和列(位线，BL)排列的存储器单元3组成的存储器阵列2。存储器阵列2通常还被分成多个扇区，每个扇区包括相应的字线和位线。每个存储器单元3由存储元件构成，例如由浮栅晶体管形成，其具有被设计为连接到相应字线WL的栅极端子、被设计耦合到相应位线BL的第一导电端子(特别地是漏极端子)以及连接到参考电位线(定义为源极线SL)的第二导电端子(特别地是源极端子)。同一字线WL的存储器单元3的栅极端子和源极端子进一步彼此电连接。列解码器电路4和行解码器电路5使得能够基于在输入处接收的地址信号(以本身已知的方式生成并且通过Add整体指定)来选择存储器单元3，并且特别是选择相应的字线WL和位线BL，每次被选择，使得能够在存储器操作期间以适当的电压和电流值对字线WL和位线BL进行偏置。特别地，列解码器电路4提供读取路径，其被设计为在每次选择时在存储器阵列2的位线BL与感测放大器电路10之间产生导电路径，所述感测放大器电路10被设计用于将在要被读取的被寻址的存储器单元3(所谓的直接存储器单元)中循环的电流与参考电流比较以便确定存储的数据的值。在所谓的单端读取的情况下，该参考电流可以由适当的电流发生器产生，或者在所谓的差分读取的情况下，该参考电流可以由参考存储器单元(所谓的互补存储器单元)产生，所述参考存储器单元与相应的参考位线或互补位线BL'相关联，在相同的存储器阵列2中物理地或逻辑地相邻。例如，已知将在编程操作之后的验证操作设想了对已编程在存储器单元中的数据的单端类型的读取，而有效读取存储的数据的操作通常设想了差分类型的读取。
技术实现思路
本专利技术涉及一种用于非易失性存储器件的读取电路和读取方法。例如，该方法可以包括对位线进行预充电并获得改善的电性能。一个实施例提供了一种感测放大器电路，其可以与具有存储器阵列的非易失性存储器件一起使用，所述存储器阵列具有以字线和位线布置的并且耦合到相应源极线的存储器单元。所述电路包括第一电路分支和第二电路分支，所述第一电路分支和第二电路分支被设计用于在对存储在存储器单元中的数据的读取步骤期间，分别在第一比较输入和第二比较输入处接收来自与存储器单元相关联的位线的单元电流和参考电流，该参考电流在差分读取操作中来自与互补存储器单元相关联的参考位线，或在单端读取操作中来自参考电流发生器。第一电路分支和第二电路分支被配置为在数据读取步骤期间根据单元电流和参考电流之间的差生成在第一输出端子的第一输出电压和在第二输出端子的第二输出电压。所述电路还包括电流注入模块，其被配置为将电流注入到与存储器单元和互补存储器单元相关联的源极线中，注入的电流在差分读取操作和单端读取操作中基本上是一致的。另一个实施例提供了一种用于读取具有存储器阵列的非易失性存储器件的方法，所述存储器阵列具有以字线和位线布置的并且耦合到相应源极线的存储器单元。在对存储在存储器单元中的数据的读取步骤期间，单元接收来自与存储器单元相关联的位线的电流，以及接收参考电流，该参考电流在差分读取操作中来自与互补存储器单元相关联的参考位线，或者在单端读取操作中来自参考电流发生器。在数据读取步骤期间，第一输出电压和第二输出电压根据单元电流与参考电流之间的差产生。将电流注入与存储器单元和互补存储器单元相关联的源极线中，电流在差分读取操作和单端读取操作中基本上是一致的。附图说明为了更好地理解本专利技术，现在仅通过非限制性示例并参考附图来描述其优选实施例，其中：图1示出了非易失性存储器件的总体框图；图2示出了非易失性存储器件的读取电路的简化框图；图3示出了读取电路的已知类型的第一电路实现；图4示出了读取电路的已知类型的第二电路实现；图5示出了根据本解决方案的第一实施例的读取电路的电路实现；图6示出了与图5的读取电路相关的电量的时间图；图7A-7C示出了图5的读取电路在不同操作读取条件下的相应配置；图8A-8C示出了与图7A-7C的电路配置相关的电量的时间图；和图9示出了根据本解决方案的第二实施例的读取电路的不同电路实现。具体实施方式如现在将详细讨论的，本解决方案的一个方面设想在感测放大器电路的每个电路分支中引入电流注入模块，其被配置为在差分操作模式期间和单端操作模式期间都可以使电流基本一致地注入到源极线SL中，由此防止先前在不同的操作模式中在单元电流Icell的值中出现的明显差异。图2示出了可以与图1的存储器一起使用的感测放大器10。感测放大器电路10一般包括偏置级11和电流-电压(I/V)转换器级12。偏置级11被设计成偏置存储器阵列2的位线BL，并且进而包括偏置发生器13和处于所谓的共源共栅配置中的nMOS类型的一对偏置晶体管14a、14b。偏置发生器13在其输入端例如从电荷泵升压级接收升压电压Vboost，并在其输出端产生偏置节点Np上的偏置电压Vcasc。可替换地，并且根据期望获得的偏置电压Vcasc的值，偏置发生器13可以接收逻辑值的电源电压Vdd(低于升压电压Vboost)。所述一对中的第一偏置晶体管14a具有：第一导电端子，其经由列解码器4耦合到所选择的位线BL，从位线BL接收单元读取电流Icell；以及第二导电端子，连接到电流-电压转换器级12的第一比较输入INa。另外，所述一对中的第二偏置晶体管14b具有：相应的第一导电端子，其通过列解码器4耦合到参考电流发生器15(或者，替代地耦合到参考单元，并且耦合到相应的位线BL'，以这里未示出的方式)，从参考电流发生器15接收参考读取电流Iref；以及第二导电端子，连接到电流-电压转换器级12的第二比较输入INb。偏置晶体管14a、14b的控制端子都连接到上述偏置节点Np，以便接收偏置电压Vcasc，从而对各个位线BL、BL'上的电压施加最大允许值，防止读取期间任何可能的应力和损坏。电流-电压转换器级12还具有电源输入，其在电源输入上接收电源电压Vdd，并且被配置为执行单元读取电流Icell的值与参考读取电流Iref的值之间的比较，和基于比较结果分别在第一输出OUTa和第二输出OUTb上产生具有互补值的第一输出电压Vouta和第二输出电压Voutb。感测放大器电路10还包括比较器级16，其在输入端接收来自电流-电压转换器级12的第一输出电压Vouta和第二输出电压Voutb，并且基于相同电压之间的比较，产生数字输出信号Sout，其表示存储在存储器单元3中的数据的值。图2还示出了寄生线电容器Cp，其电耦合在相应的位线BL和接地参考GND之间，表示相同位线BL的电容性负载(类似地，在差分读取的情况下，相应的寄生线电容器耦合到位线BL')。在操作期间，读取存储在存储器单元3中的数据设想对相应位线BL(以及可能的参考位线BL')进行预充电的第一步骤，这使得能够对耦合到位线BL、BL'的寄生电容Cp、Cp'进行充电，从而均衡相同位线BL、BL'的电压；读取操作随后本文档来自技高网...

【技术保护点】
1.一种感测放大器电路，用于包括存储器阵列的非易失性存储器件，所述存储器阵列具有以字线和位线布置的并且耦合到相应的源极线的存储器单元，所述电路包括：第一电路分支，耦合到第一比较输入；第二电路分支，耦合到第二比较输入；和电流注入电路，耦合到所述第一比较输入和所述第二比较输入；其中，在读取存储在存储器单元中的数据的读取步骤期间，所述第一电路分支被配置为从与所述存储器单元相关联的位线接收单元电流；其中，在所述读取步骤期间，所述第二电路分支被配置为在差分读取操作中从与互补存储器单元相关联的参考位线接收参考电流，或者在单端读取操作中从参考电流发生器接收参考电流；其中，所述第一电路分支和所述第二电路分支被配置为在所述读取步骤期间在第一输出端子产生第一输出电压和在第二输出端子产生第二输出电压，所述第一输出电压和所述第二输出电压是所述单元电流和所述参考电流之间的差的函数；和其中，所述电流注入电路被配置为使电流注入与所述存储器单元和所述互补存储器单元相关联的源极线中，所注入的电流在所述差分读取操作和所述单端读取操作中基本上是一致的。

【技术特征摘要】
2017.10.11 IT 1020170001145391.一种感测放大器电路，用于包括存储器阵列的非易失性存储器件，所述存储器阵列具有以字线和位线布置的并且耦合到相应的源极线的存储器单元，所述电路包括：第一电路分支，耦合到第一比较输入；第二电路分支，耦合到第二比较输入；和电流注入电路，耦合到所述第一比较输入和所述第二比较输入；其中，在读取存储在存储器单元中的数据的读取步骤期间，所述第一电路分支被配置为从与所述存储器单元相关联的位线接收单元电流；其中，在所述读取步骤期间，所述第二电路分支被配置为在差分读取操作中从与互补存储器单元相关联的参考位线接收参考电流，或者在单端读取操作中从参考电流发生器接收参考电流；其中，所述第一电路分支和所述第二电路分支被配置为在所述读取步骤期间在第一输出端子产生第一输出电压和在第二输出端子产生第二输出电压，所述第一输出电压和所述第二输出电压是所述单元电流和所述参考电流之间的差的函数；和其中，所述电流注入电路被配置为使电流注入与所述存储器单元和所述互补存储器单元相关联的源极线中，所注入的电流在所述差分读取操作和所述单端读取操作中基本上是一致的。2.根据权利要求1所述的电路，其中，所述电流注入电路被配置为在所述读取步骤之后当没有通过所述第一电路分支或所述第二电路分支的电流路径时，使电流注入所述源极线。3.根据权利要求1所述的电路，还包括：第一偏置晶体管，设置在所述位线和所述第一比较输入之间，所述第一偏置晶体管的控制端子耦合到被配置为接收偏置电压的偏置节点；以及第二偏置晶体管，设置在所述参考位线和所述第二比较输入之间，所述第二偏置晶体管的控制端子耦合到所述偏置节点；其中所述电流注入电路包括第一注入晶体管，所述第一注入晶体管具有耦合到所述第一比较输入的第一导电端子、选择性地耦合到电源电压节点的第二导电端子以及耦合到所述偏置节点的控制端子；和其中所述电流注入电路还包括第二注入晶体管，所述第二注入晶体管具有耦合到所述第二比较输入的第一导电端子、选择性地耦合到所述电源电压节点的第二导电端子以及耦合到所述偏置节点的控制端子。4.根据权利要求3所述的电路，其中所述电流注入电路还包括：第一使能晶体管，设置在所述电源电压节点和所述第一注入晶体管之间，所述第一使能晶体管具有耦合以接收读取使能信号的控制端子；和，第二使能晶体管，设置在所述电源电压节点和所述第二注入晶体管之间，所述第二使能晶体管具有耦合以接收所述读取使能信号的控制端子。5.根据权利要求4所述的电路，其中所述第一注入晶体管和所述第二注入晶体管是nMOS晶体管，并且所述第一使能晶体管和所述第二使能晶体管是pMOS晶体管。6.根据权利要求4所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管被配置为在所述读取步骤之前的所述读取操作的预充电步骤中对所述位线和所述参考位线进行偏置以对所述位线和所述参考位线进行预充电；和其中，所述读取使能信号在所述预充电步骤和所述数据的读取步骤的整个持续时间内具有第一逻辑值，以及在所述读取步骤结束时具有第二逻辑值。7.根据权利要求3所述的电路，其中，所述电路被配置为使得所述第一注入晶体管和所述第二注入晶体管在预充电步骤期间被偏置在截止状态，并且在所述读取步骤结束时被偏置在导通状态。8.根据权利要求7所述的电路，其中所述第一电路分支和所述第二电路分支包括：第一开关元件，设置在所述电源电压节点和所述第一比较输入之间；第二开关元件，设置在所述电源电压节点和所述第二比较输入之间；锁存器，被配置为在所述读取步骤期间根据所述单元电流和所述参考电流之间的差而不平衡，并且由于不平衡而产生所述第一输出电压和所述第二输出电压；和第三开关元件，设置在所述第一比较输入和所述锁存器之间；和第四开关元件，设置在所述第二比较输入和所述锁存器之间；其中所述第一开关元件和所述第二开关元件在所述预充电步骤期间被控制在闭合状态，并且在所述读取步骤期间被控制在断开状态；和其中所述第三开关元件和所述第四开关元件在所述预充电步骤期间被控制在断开状态，并且在所述读取步骤期间被控制在闭合状态。9.根据权利要求8所述的电路，其中所述锁存器包括：第一锁存晶体管，设置在所述电源电压节点和耦合到所述第三开关元件的第一内部节点之间；和第二锁存晶体管，设置在所述第一内部节点和第二内部节点之间，所述第二锁存晶体管具有耦合以接收偏置电压的控制端子，所述偏置电压具有在所述预充电步骤期间保持所述第一注入晶体管偏置在截止状态的值；第三锁存晶体管，设置在所述电源电压节点和耦合到所述第四开关元件的第二内部节点之间；和第四锁存晶体管，设置在所述第二内部节点和第二内部节点之间，所述第二锁存晶体管具有耦合以接收所述偏置电压的控制端子。10.根据权利要求9所述的电路，其中所述参考电流发生器耦合在所述第一内部节点和接地参考端子之间，并且其中在所述单端读取操作的整个持续时间期间，所述第...

【专利技术属性】
技术研发人员：C·鲍里诺，A·康特，A·R·M·里帕尼，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利,IT