功率半导体器件制造技术

本发明专利技术提出了一种功率半导体器件，包括第二导电类型衬底、第一导电类型下漂移区、第一导电类型漏极接触区、漏极金属电极、第二导电类型下体区、第一导电类型下源极区、第二导电类型下体接触区、下源电极、下栅介质层、下栅电极、埋氧化层、第一导电类型上漂移区、第二导电类型上体区、第一导电类型上源极区、第二导电类型上体接触区、上源电极、第一导电类型上漏极接触区、上栅介质层、上栅电极，本发明专利技术降低了LDMOS器件的导通电阻，同时不影响器件的关态击穿电压特性，在维持击穿电压不变的基础上，采用本发明专利技术提出的双层LDMOS器件结构，相比传统LDMOS器件导通电阻降低超过50％，因此有效降低了器件的器件的导通功耗。

Power Semiconductor Devices

【技术实现步骤摘要】
功率半导体器件
本专利技术属于功率半导体器件
，更具体地，涉及低导通电阻的SOI功率半导体器件。
技术介绍
随着电子设备、电力系统小型化集成化的发展，功率高压集成电路拥有着越发广阔的市场和应用空间，功率高压集成技术受到越来越多的研究与关注，功率高压集成技术旨在实现高压器件与低压器件的单片集成，为功率高压集成电路研制奠定基础。功率高压器件是功率高压集成功率电路的核心，LDMOS(LaterallydiffusedMOSFET)作为最重要的高压集成功率器件之一，具有易集成、开关速度快、压控、温度稳定性好等特点，广泛应用在电源电路、模拟开关电路、高压驱动电路等功率高压集成电路中。常规LDMOS器件如图1所示，电路系统要求高压功率LDMOS具有低的导通电阻(Ron,sp)和寄生电容以减小器件导通损耗和开关损耗，同时具有高的关态击穿电压(BV)，导通电阻与关态耐压两者之间存在矛盾关系，Ron,sp∝BV2.5，随着器件击穿电压的增加，导通电阻快速上升。为了解决这对矛盾，以Resurf技术为代表的多种器件结构被提出，电子科技大学陈星弼院士在美国专利技术专利U.S.PatentNo.5216275中提出了超结(SuperJunction)结构，基于此结构的新型功率MOS器件CoolMOS被提出，该器件在保持器件耐压的同时，大大降低了导通电阻，使得导通电阻与耐压之间的矛盾被缓解，国内外多家大学与公司基于超结原理研制超结LDMOS器件，如图2所示。但是随着电路集成的不断发展，对器件低功耗需求任在不断提高，促使不断探索低导通电阻器件新结构。SOI(Silicon-On-Insulator)技术通过在硅层内引入绝缘层，将表面的硅层与衬底相隔离，消除了体硅器件的寄生闩锁效应并且使得器件的衬底漏电大大减小，提高了器件的可靠性，常规SOILDMOS器件结构如图3所示。同时，采用SOI技术之称的集成电路还具有寄生电容小、继承密度高、速度快、工艺简单等众多优点，SOI器件在功率集成电路中占据着越发重要的地位。因此，基于SOI技术研发具有低导通电阻的SOI高压LDMOS器件的研究具有重要的意义。
技术实现思路
为了在现有技术的基础上进一步降低SOI高压LDMOS器件的导通电阻，减少器件导通损耗，本专利技术提出了一种功率半导体器件及其可能的工艺实现方式。本专利技术提出的器件采用了双层器件结构，在传统SOILDMOS器件的SOI层下方形成器件结构，充分利用了器件的空间，可以在不影响器件关态耐压的条件下，有效降低器件的导通电阻，达到降低器件功耗的目的。为实现上述专利技术目的，技术方案如下：一种功率半导体器件，包括第二导电类型衬底9，所述第二导电类型衬底9上有第一导电类型下漂移区11；所述第一导电类型下漂移区11的右侧有高掺杂浓度的第一导电类型漏极接触区12，所述第一导电类型漏极接触区12与器件顶部漏极金属电极10连接；所述第一导电类型下漂移区11的左侧有第二导电类型下体区13；所述第二导电类型下体区13内左侧有第一导电类型下源极区14和第一导电类型下源极区14上方的第二导电类型下体接触区15，下源电极18将所述第一导电类型下源极区14和第二导电类型下体接触区15短接，下源电极18贯穿器件从表面引出；所述第二导电类型下体区13表面有下栅介质层16，所述下栅介质层16的表面有下栅电极17；所述第一导电类型下漂移区11上有埋氧化层8，所述埋氧化层8上有第一导电类型上漂移区21；所述第一导电类型半导体上漂移区21的左侧有第二导电类型上体区23；所述第二导电类型上体区23内上方有第一导电类型上源极区24和第二导电类型上体接触区25，器件表面有上源电极28，将所述上源极区24和第二导电类型上体接触区25短接；第一导电类型上漏极接触区22位于第一导电类型上漂移区21内并与漏极金属电极10相接触，所述第二导电类型上体区23上表面有上栅介质层26，所述上栅介质层26上表面有上栅电极27。作为优选方式，所述第一导电类型上漂移区21内上部有STI结构7。STI结构优化了器件表面的电场分布，提高了器件的耐压能力。作为优选方式，所述第一导电类型下漂移区11内埋氧化层8下方有第二导电类型下辅助耗尽区6，所述辅助耗尽区域可以辅助第一导电类型上漂移区21与第一导电类型下漂移区11，从而提高两者的掺杂浓度，减小器件的导通电阻。作为优选方式，所述第二导电类型下体区13左侧表面有下栅介质层16，所述下栅介质层16的表面有下栅电极17。作为优选方式，所述第二导电类型下体区13与埋氧化层8相接触的上表面有下栅介质层16，所述下栅介质层16的表面有下栅电极17。作为优选方式，所述的功率半导体器件，通过如下的步骤制备：第一步：分别在两个硅片表面制作包括漂移区、体区、漏接触区、源区的LDMOS基本器件结构；第二步：在两个硅片表面通过淀积或者热生长的方式形成第一氧化层8a、第二氧化层8b；第三步：通过键合技术将两个硅片表面的氧化层进行键合，形成埋氧化层8；第四步：通过CMP技术将上层器件的硅层减薄；第五步：制作上层器件的栅结构，并形成各金属电极，最终形成双层SOI器件。作为优选方式，所述的功率半导体器件，通过如下的步骤制备：第一步：在两硅片表面制作包括漂移区、体区、漏接触区、源区的LDMOS基本器件结构；第二步：在器件表面通过淀积或者热生长的方式形成埋氧化层8；第三步：通过刻蚀技术在埋氧化层8中形成一个通孔接触到下方的硅层；第四步：在通孔中淀积或热生长硅，并且达到埋氧化层8上表面；第五步：在从通孔中长出的硅的基础上在埋氧化层8表面生长外延硅层；第六步：在外延硅层中制作上部LDMOS的器件结构，最终形成双层SOI器件。本专利技术的有益效果为：本专利技术降低了LDMOS器件的导通电阻，同时不影响器件的关态击穿电压特性。在维持击穿电压不变的基础上，采用本专利技术提出的双层LDMOS器件结构，相比传统LDMOS器件导通电阻降低超过50％，因此有效降低了器件的器件的导通功耗。附图说明图1是一种传统LDMOS器件结构示意图；图2是现有技术中一种采用超结技术的LDMOS器件结构示意图；图3是现有技术中一种采用SOI技术的LDMOS器件结构示意图；图4是本专利技术的实施例1的一种LDMOS器件结构示意图；图5是本专利技术实施例2中提出的器件的结构示意图；图6是本专利技术实施例3中提出的器件的结构示意图；图7A-7E是本专利技术实施例5中提出的一种器件工艺流程示意图；图8A-8F是本专利技术实施例6中提出的一种器件工艺流程示意图；6为第二导电类型下辅助耗尽区，7为STI结构，8为埋氧化层，8a为第一氧化层，8b为第二氧化层，9为第二导电类型衬底，10为漏极金属电极，11为第一导电类型下漂移区，12为第一导电类型漏极接触区，13为第二导电类型下体区，14为第一导电类型下源极区，15为第二导电类型下体接触区，16为下栅介质层，17为下栅电极，18为下源电极，21为第一导电类型上漂移区，21a是第一导电类型漂移区，21b是第二导电类型辅助耗尽区，22为第一导电类型上漏极接触区，23为第二导电类型上体区，24为第一导电类型上源极区，25为第二导电类型上体接触区，26为上栅介质层，27为上栅电极，28为上源电极。具体实施方式以下通过特定的具体实例说明本本文档来自技高网...

【技术保护点】
1.一种功率半导体器件，其特征在于：包括第二导电类型衬底(9)，所述第二导电类型衬底(9)上有第一导电类型下漂移区(11)；所述第一导电类型下漂移区(11)的右侧有高掺杂浓度的第一导电类型漏极接触区(12)，所述第一导电类型漏极接触区(12)与器件顶部漏极金属电极(10)连接；所述第一导电类型下漂移区(11)的左侧有第二导电类型下体区(13)；所述第二导电类型下体区(13)内左侧有第一导电类型下源极区(14)和第一导电类型下源极区(14)上方的第二导电类型下体接触区(15)，下源电极(18)将所述第一导电类型下源极区(14)和第二导电类型下体接触区(15)短接，下源电极(18)贯穿器件从表面引出；所述第二导电类型下体区(13)表面有下栅介质层(16)，所述下栅介质层(16)的表面有下栅电极(17)；所述第一导电类型下漂移区(11)上有埋氧化层(8)，所述埋氧化层(8)上有第一导电类型上漂移区(21)；所述第一导电类型半导体上漂移区(21)的左侧有第二导电类型上体区(23)；所述第二导电类型上体区(23)内上方有第一导电类型上源极区(24)和第二导电类型上体接触区(25)，器件表面有上源电极(28)，将所述上源极区(24)和第二导电类型上体接触区(25)短接；第一导电类型上漏极接触区(22)位于第一导电类型上漂移区(21)内并与漏极金属电极(10)相接触，所述第二导电类型上体区(23)上表面有上栅介质层(26)，所述上栅介质层(26)上表面有上栅电极(27)。...

【技术特征摘要】
1.一种功率半导体器件，其特征在于：包括第二导电类型衬底(9)，所述第二导电类型衬底(9)上有第一导电类型下漂移区(11)；所述第一导电类型下漂移区(11)的右侧有高掺杂浓度的第一导电类型漏极接触区(12)，所述第一导电类型漏极接触区(12)与器件顶部漏极金属电极(10)连接；所述第一导电类型下漂移区(11)的左侧有第二导电类型下体区(13)；所述第二导电类型下体区(13)内左侧有第一导电类型下源极区(14)和第一导电类型下源极区(14)上方的第二导电类型下体接触区(15)，下源电极(18)将所述第一导电类型下源极区(14)和第二导电类型下体接触区(15)短接，下源电极(18)贯穿器件从表面引出；所述第二导电类型下体区(13)表面有下栅介质层(16)，所述下栅介质层(16)的表面有下栅电极(17)；所述第一导电类型下漂移区(11)上有埋氧化层(8)，所述埋氧化层(8)上有第一导电类型上漂移区(21)；所述第一导电类型半导体上漂移区(21)的左侧有第二导电类型上体区(23)；所述第二导电类型上体区(23)内上方有第一导电类型上源极区(24)和第二导电类型上体接触区(25)，器件表面有上源电极(28)，将所述上源极区(24)和第二导电类型上体接触区(25)短接；第一导电类型上漏极接触区(22)位于第一导电类型上漂移区(21)内并与漏极金属电极(10)相接触，所述第二导电类型上体区(23)上表面有上栅介质层(26)，所述上栅介质层(26)上表面有上栅电极(27)。2.根据权利要求1所述的功率半导体器件，其特征在于：所述第一导电类型上漂移区(21)内上部有STI结构(7)。3.根据权利要求1...

【专利技术属性】
技术研发人员：周锌，赵凯，王睿迪，乔明，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51