防止外围电路受损的方法及结构技术

本发明专利技术公开了一种防止外围电路受损的方法及结构，属于半导体技术领域。所述方法包括：提供已形成外围电路的衬底；在外围电路上形成第一保护层，并在第一保护层上形成隔离层；形成覆盖隔离层及部分衬底上表面的第二保护层；刻蚀第二保护层形成保护侧墙。本发明专利技术中，在现有的预防氢离子和氧离子对外围电路器件损坏的方法基础上，即在外围电路上形成第一保护层的基础上，进一步地在隔离层侧壁上形成保护侧墙，以同第一保护层相连，有效地抑制了氢离子和氧离子对外围电路器件的损坏，实现了对外围电路器件进行保护的目的。

【技术实现步骤摘要】
防止外围电路受损的方法及结构本案是基于申请号为201711183467.4的分案申请。
本专利技术涉及半导体
，尤其涉及一种防止外围电路受损的方法及结构。
技术介绍
随着集成电路的飞速发展，以及人们对存储容量需求的不断提高，三维存储器走进人们的生活。三维存储器主要由外围电路(Periphery)和存储阵列(Core)组成，其形成过程通常是先进行外围电路的制作，然后进行存储阵列的制作，最后进行接触孔及后端连线的制作。然而在存储阵列的制作过程中，由于应用到大量的氨气(NH3)、氧气(O2)、硅烷(CH4)等气体，其在高温的作用下，会产生大量的氢离子(H+)和氧离子(O2-)，而产生的氢离子和氧离子会对外围电路中器件(NMOS、PMOS)的性能造成严重的不良影响，例如器件漏电、开启电压(Vt)偏离等。对此，如图1所示，通常的做法是在外围电路制作及离子注入完成之后，沉积一层厚度介于0A至300A的氮化硅层以阻挡后续制程中产生的氢离子和氧离子对外围电路器件的损坏。但是，该方法并不能完全抑制氢离子和氧离子对外围电路器件的损坏，如图2所示，在外围电路与存储阵列的交界处，氢离子和氧离子很容易从氮化硅的侧壁处侵入，从而影响外围电路器件的性能；并且影响程度与后续制程中产生的氢离子和氧离子的浓度、温度、以及外围电路与存储阵列的缓冲区(DummyArea)的大小相关，因此给电路设计及工艺的开发也带来了很大的不确定性。
技术实现思路
为解决现有技术的不足，本专利技术提供一种防止外围电路受损的方法及结构。一方面，本专利技术提供了一种防止外围电路受损的方法，包括：提供已形成外围电路的衬底；在所述外围电路上形成第一保护层，并形成覆盖所述第一保护层及部分衬底上表面的隔离层；去除部分隔离层，露出所述部分衬底上表面；在剩余隔离层及露出的所述部分衬底上表面上形成第二保护层；刻蚀所述第二保护层形成保护侧墙。可选地，采用化学气相沉积法在所述外围电路上沉积氮化硅，形成第一保护层。可选地，采用高密度等离子体化学气相沉积法沉积二氧化硅，形成覆盖所述第一保护层及部分衬底上表面的隔离层。可选地，采用干法刻蚀工艺去除部分隔离层，形成隔离层倾斜的侧壁，并露出所述部分衬底上表面。可选地，采用等离子体增强化学气相沉积法或者炉管化学气相沉积法沉积氮化硅，在剩余隔离层及露出的所述部分衬底上表面上形成第二保护层。可选地，所述第二保护层的厚度介于400埃至600埃之间。可选地，采用干法刻蚀工艺去除覆盖剩余隔离层的上表面及部分覆盖衬底上表面的第二保护层，形成保护侧墙。另一方面，本专利技术提供一种防止外围电路受损的结构，包括：已形成外围电路的衬底；形成于所述外围电路上的第一保护层，形成于所述第一保护层上的隔离层；形成于所述隔离层侧壁上的保护侧墙，所述保护侧墙与所述第一保护层相连。可选地，所述隔离层含有倾斜的侧壁；可选地，所述保护侧墙具体为：形成于所述隔离层倾斜侧壁上的氮化硅。可选地，所述保护侧墙的厚度介于400埃至600埃之间。本专利技术的优点在于：本专利技术中，在现有的预防氢离子和氧离子对外围电路器件损坏的方法的基础上，即在外围电路上形成氮化硅保护层(第一保护层)的基础上，进一步地在隔离层侧壁上形成保护侧墙，以同氮化硅保护层相连，有效地抑制了氢离子和氧离子对外围电路器件的损坏，实现了对外围电路器件进行保护的目的。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：附图1为现有技术中预防氢离子和氧离子对外围电路器件损坏的结构示意图；附图2为现有技术中氢离子和氧离子对外围电路损坏的示意图；附图3为本专利技术提供的一种防止外围电路受损的方法流程图；附图4至附图7为本专利技术提供的一种防止外围电路受损的方法中的结构变化示意图。具体实施方式下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。实施例一根据本专利技术的实施方式，提供一种防止外围电路受损的方法，如图3所示，包括：提供已形成外围电路的衬底；在外围电路上形成第一保护层，并形成覆盖第一保护层及部分衬底上表面的隔离层；去除部分隔离层，露出部分衬底上表面；在剩余隔离层及露出的部分衬底上表面上形成第二保护层；刻蚀第二保护层形成保护侧墙。根据本专利技术的实施方式，外围电路包括：深N型阱(DeepNWell，简称DNW)、高压P型阱(High－VoltagePWell，简称HVPW)、低压P型阱(Low－VoltagePWell，简称LVPW)、高压N型阱(High－VoltageNWell，简称HVNW)、低压N型阱(Low－VoltageNWell，简称LVNW)、栅极结构等；需要指出地，附图中仅示出了部分外围电路，其仅用于示例说明，而不用于限定。根据本专利技术的实施方式，如图4所示，采用化学气相沉积法(ChemicalVaporDeposition，简称CVD)在所述外围电路上沉积氮化硅(SiN)，形成第一保护层；采用高密度等离子体化学气相沉积法(HighDensityPlasmaChemicalVaporDeposition，简称HDPCVD)沉积二氧化硅，形成覆盖第一保护层及部分衬底上表面的隔离层。其中，第一保护层的厚度介于0埃至300埃之间。在本实施例中，第一保护层还可作为后续工艺的刻蚀停止层(EtchStopLayer，简称ESL)。根据本专利技术的实施方式，如图5所示，采用干法刻蚀(DryEtch)工艺去除部分隔离层，形成隔离层倾斜的侧壁，并露出部分衬底上表面。根据本专利技术的实施方式，如图6所示，采用等离子体增强化学气相沉积法(PlasmaEnhancedChemicalVaporDeposition，简称PECVD)，或者炉管化学气相沉积法(FurnacetubeChemicalVaporDisposition，简称FurCVD)沉积氮化硅(SiN)，在剩余隔离层及露出的部分衬底上表面上形成第二保护层。其中，第二保护层的厚度介于400埃至600埃之间。根据本专利技术的实施方式，如图7所示，采用干法刻蚀(DryEtch)工艺去除覆盖剩余隔离层的上表面及部分覆盖衬底上表面的第二保护层，形成保护侧墙。本专利技术中，形成的保护侧墙同第一保护层相连，有效地抑制了氢离子和氧离子对外围电路器件的损坏，实现了对外围电路器件进行保护的目的。实施例二根据本专利技术的实施方式，提供一种防止外围电路受损的结构，包括：已形成外围电路的衬底；形成于外围电路上的第一保护层，形成于第一保护层上的隔离层；以及形成于隔离层侧壁上的保护侧墙，保护侧墙与第一保护层相连。其中，第一保护层为氮化硅；隔离层为二氧化硅。进一步地，本实施例中，隔离层含有倾斜的侧壁；对应地，保护侧墙具体为：形成于隔离层倾斜侧壁上的氮化硅。根据本专利技术的实施方式，保护侧墙的厚度介于400埃至600埃之间。本专利技术中，在现有的预防氢离子和氧离子对外围电路器件损本文档来自技高网...

【技术保护点】
1.一种防止外围电路受损的方法，其特征在于，包括：在衬底形成外围电路；在外围电路上形成第一保护层，在第一保护层上形成隔离层；在所述隔离层侧壁上的形成保护侧墙，所述保护侧墙与所述第一保护层相连。

【技术特征摘要】
1.一种防止外围电路受损的方法，其特征在于，包括：在衬底形成外围电路；在外围电路上形成第一保护层，在第一保护层上形成隔离层；在所述隔离层侧壁上的形成保护侧墙，所述保护侧墙与所述第一保护层相连。2.根据权利要求1所述的一种防止外围电路受损的方法，其特征在于，在外围电路上形成第一保护层，然后形成覆盖所述第一保护层及部分衬底上表面的隔离层；去除部分隔离层，露出所述部分衬底上表面；在剩余隔离层及露出的所述部分衬底上表面上形成第二保护层；刻蚀所述第二保护层形成保护侧墙。3.根据权利要求1所述的方法，其特征在于，采用化学气相沉积法在所述外围电路上沉积氮化硅，形成第一保护层。4.根据权利要求1所述的方法，其特征在于，采用高密度等离子体化学气相沉积法沉积二氧化硅，形成覆盖所述第一保护层及部分衬底上表面的隔离层。5.根据权利要求1所述的方法，其特征在于，采用干法刻蚀工艺去除部分...

【专利技术属性】
技术研发人员：霍宗亮，周文斌，赵治国，唐兆云，熊海林，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42