加速器结构制造技术

一种结构控制器，用于提供相干加速器结构，包括：主机互连，通信地耦合到主机设备；存储器互连，通信地耦合到加速器存储器；加速器互连，通信地耦合到具有最后一级高速缓存(LLC)的加速器；以及LLC控制器，配置为对存储器访问操作提供偏置检查。

Accelerator structure

A structure controller for providing a coherent accelerator structure includes: host interconnection, communicatively coupled to the host device; memory interconnection, communicatively coupled to the accelerator memory; accelerator interconnection, communicatively coupled to the accelerator with the last level cache (LLC); and LLC controller, configured to provide bias checking for memory access operations.

【技术实现步骤摘要】
加速器结构
本公开一般涉及互连设备领域，并且更具体地但非排他地，涉及用于通过外围组件互连快速(PCIe)的相干存储器设备的系统和方法。
技术介绍
计算系统包括用于管理对处理器资源的需求的各种组件。例如，开发器可以包括可操作地耦合到中央处理单元(CPU)的硬件加速器(或“加速器”)。通常，加速器是被配置为执行由CPU委托给它的功能的自治元件。加速器可以被配置用于特定功能和/或可以是可编程的。例如，加速器可以被配置为执行特定计算、图形功能等。当加速器执行指定的功能时，CPU可以自由地将资源用于其他需求。在传统系统中，操作系统(OS)可以管理计算系统内可用的物理存储器(例如，“系统存储器”)；但是，OS不管理或分配加速器本地的存储器。结果，诸如高速缓存一致性的存储器保护机制将低效率引入基于加速器的配置中。例如，传统的高速缓存一致性机制限制了加速器以非常高的带宽访问其连接的本地存储器的能力和/或限制加速器的部署选项。附图说明当结合附图阅读时，从以下详细描述中可以最好地理解本专利技术。需要强调的是，根据工业中的标准实践，各种特征不一定按比例绘制，并且仅用于说明目的。在明确地或隐含地示出比例的情况下，它仅提供一个说明性示例。在其他实施例中，为了清楚起见，可以任意增加或减少各种特征的尺寸。图1示出了根据本说明书的一个或多个示例的可以代表各种实施例的示例操作环境。图2a示出了根据本说明书的一个或多个示例的完全相干操作环境的示例。图2b示出了根据本说明书的一个或多个示例的非相干操作环境的示例。图2c示出了根据本说明书的一个或多个示例的没有偏置操作环境的相干引擎的示例。图3示出了根据本说明书的一个或多个示例的可以代表各种实施例的操作环境的示例。图4示出了根据本说明书的一个或多个示例的可以代表各种实施例的另一示例操作环境。图5a和5b示出了根据本说明书的一个或多个示例的可以代表各种实施例的其他示例操作环境。图6示出了根据本说明书的一个或多个示例的逻辑流程的实施例。图7是示出根据本说明书的一个或多个示例的结构的框图。图8是示出根据本说明书的一个或多个示例的方法的流程图。图9是根据本说明书的一个或多个示例的通过PCIe操作的加速器链路存储器(IAL.mem)读的框图。图10是根据本说明书的一个或多个示例的通过PCIe操作的IAL.mem写的框图。图11是根据本说明书的一个或多个示例的通过PCIe操作的IAL.mem数据完成的框图。图12示出了根据本说明书的一个或多个示例的由互连一组部件的点对点链路组成的结构的实施例。图13示出了根据本说明书的一个或多个实施例的分层协议栈的实施例。图14示出了根据本说明书的一个或多个示例的PCIe事务描述符的实施例。图15示出了根据本说明书的一个或多个示例的PCIe串行点对点结构的实施例。具体实施方式本说明书的加速器链路(IAL)是Rosetta链路(R-Link)多芯片封装(MCP)互连链路的扩展。IAL扩展了R-Link协议，使其能够支持基线R-Link或外围组件互连高速(PCIe)协议可能无法充分支持的加速器和输入/输出(IO)设备。以下公开内容提供了用于实现本公开的不同特征的许多不同实施例或示例。以下描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。此外，本公开可以在各种示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身并不管束所讨论的各种实施例和/或配置之间的关系。不同的实施例可以具有不同的优点，并且任何实施例都不一定需要特定的优点。在以下描述中，阐述了许多具体细节，例如特定类型的处理器和系统配置，特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统组件、具体的测量/高度、特定的处理器流水线阶段和操作等的示例，以便提供对本专利技术的透彻理解。然而，对于本领域技术人员显而易见的是，不需要采用这些具体细节来实施本专利技术。在其他情况下，没有详细描述众所周知的组件或方法，诸如特定和替代处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现方式、代码中的算法的具体表达、特定的断电和门控技术/逻辑以及计算机系统的其他特定操作细节，以避免不必要地模糊本专利技术。尽管可以参考特定集成电路中的节能和能量效率来描述以下实施例，例如在计算平台或微处理器中，但是其他实施例也适用于其他类型的集成电路和逻辑设备。本文描述的实施例的类似技术和教导可以应用于其他类型的电路或半导体器件，其也可以受益于更好的能量效率和节能。例如，所公开的实施例不限于台式计算机系统或UltrabooksTM，并且还可以用于其他设备，例如手持设备、平板计算机、其他薄笔记本、片上系统(SOC)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数码相机、个人数字助理(PDA)和手持个人计算机(PC)。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统(SoC)、网络个人计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或任何其他可以执行下面教导的功能和操作的系统。此外，这里描述的装置、方法和系统不限于物理计算设备，还可以涉及用于节能和效率的软件优化。如将在以下描述中变得显而易见的，本文描述的方法、装置和系统的实施例(无论是参考硬件、固件、软件或其组合)对于与性能考虑平衡的“绿色技术”未来是至关重要的。各种实施例通常可以涉及用于提供在处理系统内的多个组件之间的高速缓存一致性的技术。在一些实施例中，多个组件可以包括处理器，例如中央处理单元(CPU)，以及通信地耦合到处理器的逻辑设备。在各种实施例中，逻辑设备可以包括本地附接存储器。在一些实施例中，多个组件可包括通信地耦合到具有本地附接存储器(例如，逻辑设备存储器)的加速器的处理器。在一些实施例中，处理系统可以操作相干偏置过程，该相干偏置过程被配置为提供多个高速缓存一致性过程。在一些实施例中，多个高速缓存一致性过程可以包括设备偏置过程和主机偏置过程(统称为“偏置协议流”)。在一些实施例中，主机偏置过程可以通过处理器的一致性组件将请求路由到逻辑设备的本地附接存储器，包括来自逻辑设备的请求。在一些实施例中，设备偏置过程可以将针对逻辑设备存储器的逻辑设备请求直接路由到逻辑设备存储器，例如，无需咨询处理器的一致性组件。在各种实施例中，高速缓存一致性过程可基于使用应用软件、硬件提示、其组合等确定的偏置指示符在设备偏置过程和主机偏置过程之间切换。实施例不限于此上下文。本说明书中描述的IAL使用优化的加速器协议(OAP)，其是R-LinkMCP互连协议的进一步扩展。在一个示例中可以使用IAL来向加速器设备提供互连结构(在一些示例中，加速器设备可以是执行例如图形处理、密集计算、SmartNIC服务或类似处理的重型加速器)。加速器可以具有其自己的附接加速器存储器，并且诸如IAL的互连结构或者在一些实施例中基于PCIe的结构可以用于将处理器附接到加速器。互连结构可以是相干加速器结构，在这种情况下，加速器存储器可以映射到主机设备的存储器地址空间。相干加速器结构可以保持在加速器内的一致性以及加速器与主机设备之间的一致性。这可用于实现最先进的存本文档来自技高网...

【技术保护点】
1.一种用于提供相干加速器结构的结构控制器，包括：主机互连，其通信地耦合到主机设备；存储器互连，其通信地耦合到加速器存储器；加速器互连，其通信地耦合到具有最后一级高速缓存(LLC)的加速器；以及LLC控制器，其被配置为对存储器访问操作提供偏置检查。

【技术特征摘要】
2017.09.29 US 15/720,2311.一种用于提供相干加速器结构的结构控制器，包括：主机互连，其通信地耦合到主机设备；存储器互连，其通信地耦合到加速器存储器；加速器互连，其通信地耦合到具有最后一级高速缓存(LLC)的加速器；以及LLC控制器，其被配置为对存储器访问操作提供偏置检查。2.如权利要求1所述的结构控制器，还包括：结构相干引擎(FCE)，其被配置为使得能够将所述加速器存储器映射到主机结构存储器地址空间，其中，所述结构控制器被配置为经由所述FCE将主机存储器访问操作引导至所述加速器存储器。3.如权利要求2所述的结构控制器，其中，所述FCE与所述LLC控制器物理地分离。4.如权利要求3所述的结构控制器，还包括直接旁路总线，其用于将所述LLC连接到所述存储器互连并绕过所述FCE。5.如权利要求1所述的结构控制器，其中，所述结构控制器被配置为在多个n个独立片中提供所述结构。6.如权利要求5所述的结构控制器，其中，n＝8。7.如权利要求5所述的结构控制器，其中，所述n个独立片包括n个独立LLC控制器，所述n个独立LLC控制器经由水平互连被互连并经由相应的垂直互连通信地耦合到相应的存储器控制器。8.如权利要求7所述的结构控制器，还包括：功率管理器，其被配置为确定所述LLC控制器空闲，并且将所述水平互连断电并使相应的垂直互连和主机互连保持在活动状态。9.如权利要求1所述的结构控制器，其中所述LLC是3级高速缓存。10.如权利要求1至9中任一项所述的结构控制器，其中，所述主机互连是符合英特尔加速器链路(IAL)的互连。11.如权利要求1至9中任一项所述的结构控制器，其中，所述主机互连是PCIe互连。12.如权利要求1至11中任一项所述的结构控制器，其中，所述结构控制器是集成电路。13.如权利要求1至11中任一项所述的结构控制器，其中，所述结构控制器是知识产权(IP)块。14.一种加速器装置，包括：加速器，其包括最后一级高速缓存(LLC)；以及结构控制器，其用于提供相干加速器结构，所述结构...

【专利技术属性】
技术研发人员：R·古普塔，A·V·阿南塔拉曼，S·R·范多伦，A·贾甘纳坦，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US