【技术实现步骤摘要】
具有次正规支持的浮点加法器电路
本专利技术总体上涉及集成电路，并且具体而言，涉及具有浮点算术电路的集成电路。
技术介绍
可编程逻辑器件(PLD)包括逻辑电路，诸如查找表(LUT)和基于乘积之和的逻辑，它们可被配置为允许用户根据用户的特定需求对所述电路进行定制。除了该可配置逻辑之外，PLD还包括可编程互连或路由电路，其用于连接LE和LAB的输入和输出。该可编程逻辑和路由电路的组合被称为软逻辑。除了软逻辑之外，PLD还包括专用处理块，其实施特定预定义功能，因而不必由用户配置。这种专用处理块可以包括已经被部分地或者完全地硬布线以执行一项或多项特定任务(例如，逻辑或数学运算)的PLD上的电路的集合。已经被提供在PLD上的一种特别有用的类型的专用处理块是数字信号处理(DSP)块。常规DSP块包括仅支持“正规(normal)”数而不支持“次正规(subnormal)”数的浮点加法器。与正规数相比，次正规数是利用预定的最小指数和具有隐含前导零的尾数分量而特殊编码的数。由于该特殊编码的原因，浮点加法器必须对次正规数进行不同处理。文中描述的实施例在该背景下出现。附图说明图1是根据实...
【技术保护点】
1.一种集成电路，包括：浮点加法器电路，其接收第一浮点数和第二浮点数并且输出对应的第三浮点数，其中：所述第一浮点数和所述第二浮点数具有第一格式，并且所述第三浮点数具有不同于所述第一格式的第二格式；所述第一浮点数和所述第二浮点数具有第一动态范围，并且所述第三浮点数具有小于所述第一动态范围的第二动态范围；并且所述第一浮点数和所述第二浮点数的正规范围结果被转换到所述第三浮点数的次正规范围。
【技术特征摘要】
2017.09.14 US 15/704,3131.一种集成电路，包括：浮点加法器电路，其接收第一浮点数和第二浮点数并且输出对应的第三浮点数，其中：所述第一浮点数和所述第二浮点数具有第一格式，并且所述第三浮点数具有不同于所述第一格式的第二格式；所述第一浮点数和所述第二浮点数具有第一动态范围，并且所述第三浮点数具有小于所述第一动态范围的第二动态范围；并且所述第一浮点数和所述第二浮点数的正规范围结果被转换到所述第三浮点数的次正规范围。2.根据权利要求1所述的集成电路，进一步包括：第一浮点乘法器，其接收第一组浮点数并且输出所述第一浮点数；以及第二浮点乘法器，其接收第二组浮点数并且输出所述第二浮点数。3.根据权利要求2所述的集成电路，其中，所述第一组浮点数和所述第二组浮点数具有不同于所述第一格式的第三格式。4.根据权利要求3所述的集成电路，其中，所述第三格式与所述第二格式相同。5.根据权利要求3所述的集成电路，其中，所述第一组浮点数的次正规范围结果被转换到所述第一浮点数的正规范围，并且其中，所述第二组浮点数的次正规范围结果被转换到所述第二浮点数的正规范围。6.根据权利要求5所述的集成电路，其中，所述第一浮点数和所述第二浮点数的正规范围结果被转换到所述第三浮点数的异常条件范围。7.根据权利要求6所述的集成电路，其中，所述第一浮点数和所述第二浮点数的异常结果被转换到所述第三浮点数的正规范围。8.根据权利要求7所述的集成电路，其中，所述第一浮点数和第二浮点数的溢出结果被转换到所述第三浮点数的所述正规范围，而不损失所述第一浮点数和所述第二浮点数中包含的信息。9.根据权利要求1-8中任一项所述的集成电路，其中，所述浮点加法器电路包括：近路径电路，其对具有等于零或者一的指数差的所述第一浮点数和所述第二浮点数进行运算；以及远路径电路，其对具有大于一的指数差的所述第一浮点数和所述第二浮点数进行运算，其中，所述远路径电路被进一步配置为在执行加法运算的同时对具有等于零或一的指数差的所述第一浮点数和所述第二浮点数进行运算。10.根据权利要求9所述的集成电路，其中，所述远路径电路包括：舍入电路；以及选择电路，其中，所述远路径电路被进一步配置为在执行减法运算的同时并且在所述选择电路确定不需要左移正规化并且舍入运算有可能时，对具有等于零或一的指数差的所述第一浮点数和所述第二浮点数进行运算。11.根据权利要求10所述的集成电路，其中，所述浮点加法器电路中的不用于处理一组数的路径被刷新至零。12.一种操作集成电路的方法，所...
【专利技术属性】
技术研发人员：M·朗哈默尔，B·帕斯卡，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US
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