加法电路及其布局构造制造技术

在加法电路中，把块进位生成逻辑和块进位传输逻辑作成小布局面积高速动作。连续３位的块进位生成逻辑，为Ｇ０＝ｇ２＋ｐ２.ｇ１＋ｐ２.ｐ１.ｇ０；／Ｇ０＝／ｐ２＋／ｇ２.／ｐ１＋／ｇ２.／ｇ１.／ｇ０。即，用１个Ｐ型ＭＯＳ管１０６、２个Ｐ型ＭＯＳ管１０４、１０５的串联电路３以及３个Ｐ型ＭＯＳ管１０１、１０２、１０３的串联电路４作成上述／Ｇ０。用１个Ｎ型ＮＯＳ管１０７、２个Ｎ型ＭＯＳ管１０８、１０９的串联电路６以及３个Ｎ型ＭＯＳ管１１０、１１１、１１２的串联电路７作成上述Ｇ０。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种适合于LSI的加法电路及其布局构造的改进。近年来，在LSI方面，已推进了动作的高速化和器件的高集成化。在其中，加法电路的加法处理的高速化已极大地有助于LSI的动作的高速化。作为实现高速加法运算的一种办法，以往，有一种采用先行进位(CLA)电路的加法电路。下面举例说明该加法电路的一个例子。在现有的CLA电路中，在多位的2个数的加法运算之际，在其各位i的每一个上，定义进位生成逻辑gi和进位传输逻辑pi，并在多位的范围内将其汇总，分别构成形成块进位传输逻辑和块进位生成逻辑的块进位传输逻辑形成电路和块进位生成逻辑形成电路。例如，在对由n位构成的2个数A、B进行加法运算时，用下式示出各位的进位生成逻辑gi和进位传输逻辑pipi＝Ai+Bigi＝Ai·Bi下面，+号表示逻辑和、·号表示逻辑积及/号表示逻辑非。以下式示出已汇总于从2°位到22位的块进位生成逻辑G0。G0＝g2+p2·g1+p2·p1·g0…(a)若用CMOS电路构成该逻辑，就变成为示出于图7的构成。在图7中，501～506是P型MOS晶体管，507～512是N型MOS晶体管。就P型MOS晶体管501来说，源极被连接到电源VDD上、栅极连接到输入g2上、漏极连接到P型MOS晶体管502、503的源极上。就P型MOS晶体管502来说，把栅极连接到输入p2上、漏极连接到P型MOS晶体管504、505、506的源极上。就P型MOS晶体管503来说，把栅极连接到输入g1上、漏极连接到P型MOS晶体管的504、505、506的源极上。就P型MOS晶体管504来说，把栅极连接到输入p1上、漏极连接到输出节点y上。就P型MOS晶体管505来说，把栅极连接到输入p2上、漏极连接到输出节点y上。就P型MOS晶体管506来说，把栅极连接到输入g0上、漏极连接到输出节点y上。就N型MOS晶体管507来说，把源极连到接地GND、栅极连接到输入g2上、漏极连接到输出节点y上。还有，就N型MOS晶体管508来说，把源极连接到N型MOS晶体管509的漏极上、栅极连接到输入g1上、漏极连接到输出节点y上。就N型MOS晶体管509来说，把源极连到接地GND上、栅极连接到输入p2上、漏极连接到N型MOS晶体管508的源极上。就N型MOS晶体管510来说，把源极连接到N型MOS晶体管511的源极上、栅极连接到输入g0上、漏极连接到输出节点y上。就N型MOS晶体管511来说，把源极连接到N型MOS晶体管512的漏极上、栅极连接到输入p2上、漏极连接到N型MOS晶体管510的源极上。就N型MOS晶体管512来说，把源极连到接地GND上、栅极连接到输入p1上、漏极连接到N型MOS晶体管511的源极上。另外，520是P型MOS晶体管501、502和503的连接网络，521是P型MOS晶体管502、503、504、505和506的连接网络。即，在图7中，N型MOS晶体管的逻辑，在g2+p2·g1+p2·p1·g0的情况下，在输出节点y输出“0”，而在除此之外的情况下，输出节点y处于不运转状态。另一方面，P型MOS晶体管的逻辑，在/g2·(/p2+/g1)·(/p2+/p1+/g0)的情况下，在输出节点y输出“1”，而在除此之外的情况下，输出节点y处于不运转状态。但是，P型MOS晶体管逻辑和N型MOS晶体管逻辑变成了互补性的，通常使在二者之一的输出节点y成为运转。并且，以下式表出从2°位到22位3位数已汇总的块进传输逻辑P0。P0＝p2·p1·p0…(b)若采用CMOS电路构成该逻辑，就成为表示于图9的结构。在图9中，600～602是P型MOS晶体管，603～605是N型MOS晶体管。P型MOS晶体管600～602相互并联连接，这些晶体管的各一端连接到电源VDD上，其各自另一端连接到输出节点y上。上述的P型MOS晶体管600的栅极上连接输入p0、上述P型MOS晶体管601的栅极上连接输入p1、上述P型MOS晶体管602的栅极上连接输入p2。并且，N型MOS晶体管603～605相互并联连接，N型MOS晶体管605的源极连到接地、其漏极连接到N型MOS晶体管604的源极上。该N型MOS晶体管的漏极连接到N型MOS晶体管603的源极上、该N型MOS晶体管的漏极连接到上述输出节点y上。上述N型MOS晶体管603的栅极上连接输入p2、上述N型MOS晶体管604的栅极上连接输入p1及上述N型MOS晶体管605的栅极上连接输入p0。图8是已把示于上述图7的逻辑进行布局的图。附图说明图10是已把示于上述图9的逻辑进行布局的图。如从上述图7的逻辑可以知道的那样，在P型MOS晶体管的区域中，在电源和输出节点之间，把2个P型MOS晶体管502、503并联连接在一起的同时，为了把3个P型MOS晶体管504、505及506并联连接起来，在P型MOS晶体管的形成区域中就产生必须宽广地提供源区和漏区的缺点。下面具体说明这一缺点。即，在图8的布局中，1个P型MOS晶体管501的漏区和2个P型MOS晶体管502和503的源区用连接网络520进行连接，上述的2个P型MOS晶体管502、503的各源区和3个P型MOS晶体管504、505、506的源区用连接网络521进行连接。由于要把这些连接网络520、521在第1层Mertal上布线的缘故，就需要设置用作把这些连接网络520、521与上述P型MOS晶体管的源区或漏区连接起来的接触区522、523。其结果是，上述P型MOS晶体管的源区或漏区变宽，同时，随着面积增大的电容量也增加，从而动作延迟也将变大。另外，如由图7可以知道的那样，在并联连接的2个P型MOS晶体管502和503的上下边，进而在存在P型MOS晶体管501、504～506的关系上，造成需要2次隔离0D(氧化扩散)作成区域524、525，就造成需要在这两个区域524与525之间设置空区域，这种情况，会使加法电路大型化。另一方面，在N型MOS晶体管的区域中，在接地与输出节点之间，由于把2个N型MOS晶体管508、509连在一起的同时，将3个N型MOS晶体管510、511、512并联连接起来，故不需要设置上述连接网络，也不会发生上述的缺点。并且，若把示于上述式(a)和图7的逻辑与示于上述式(b)的逻辑进行比较可以知道的那样，这两种逻辑相互不同，因此，不可能共用块进位生成逻辑形成电路和块进位传输逻辑形成电路。本专利技术鉴于上述问题，其目的在于提供一种在小面积上具有动作速度高速且相互可共用块进位生成逻辑形成电路和块进位传输逻辑形成电路的加法电路及其布局构造。为了解决上述问题，本专利技术着眼于下面各点。即，设2个n-1位的2进位数的数为A、B，例如，以下式表示第i位的进位传输逻辑值pi和进位生成逻辑值gi。其中，设n＞i，i是除“0”以外高位的整数。pi＝Ai+Bi …(1-1)gi＝Ai·Bi …(1-2)下面，+号表示逻辑和、·号表示逻辑积、/号表示逻辑非。现在，使用i＝0、1、2的数位，采用上述式(1-1)和(1-2)，由这些连续的3位的各个位生成进位生成逻辑值g0、g1、g2和上述连续的3位之中的高位2位的进位传输逻辑值p1、p2。若采用这5个逻辑值g0、g1、g2、p0、p1及p2，就可用下式表达本文档来自技高网...

【技术保护点】
一种加法电路，它使用多个Ｎ型ＭＯＳ晶体管和多个Ｐ型ＭＯＳ晶体管而构成，并用于对多位的２个数进行加法运算，其特征是，具有在上述２个数的加法运算之际，在这些数的连续的ｎ＋１（ｎ是２以上的整数）位以上的范围内作成块进位生成逻辑ＧＯ，并从输出节 点输出该块进位生成逻辑的块进位生成逻辑形成电路；上述块进位生成逻辑形成电路具备，由上述多个Ｐ型ＭＯＳ晶体管构成，且具有以下式／ＧＯ＝／ｐｎ＋／ｇｎ.／ｐｎ－１＋／ｇｎ.／ｇｎ－１.／ｐｎ－２＋／ｇｎ.／ｇｎ－１.／ｇｎ－２.／ｐ ｎ－３＋／ｇｎ.／ｇｎ－１.／ｇｎ－２.／ｇｎ－３.／ｇｎ－４（／号表示非逻辑）表达逻辑的第１块进位生成逻辑形成部分；由上述多个Ｎ型ＭＯＳ晶体管构成，且具有以下式ＧＯ＝ｇｎ＋ｐｎ.ｇｎ－１＋ｐｎ.ｐｎ－１.ｇｎ－２＋ｐｎ.ｐｎ－ １.ｐｎ－２.ｇｎ－３＋ｐｎ.ｐｎ－１.ｐｎ－２.ｐｎ－３.ｇｎ－４表达逻辑的第２块进位生成逻辑形成部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：三好明，山本裕明，西道佳人，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]