半导体装置制造方法及图纸

本发明专利技术提供一种能够改善低导通电阻化和抑制栅极阈值电压降低的均衡的半导体装置。在n型电流扩散区(3)的内部，设置覆盖沟槽(栅极沟槽)(7)的底面的第一p

【技术实现步骤摘要】
半导体装置
本专利技术涉及半导体装置。
技术介绍
带隙比硅宽的半导体(以下，记为宽带隙半导体)由于最大电场强度比硅大，所以作为能够充分减小导通电阻的半导体材料备受期待。另外，在使用了宽带隙半导体的功率半导体装置中，期待低导通电阻化，在纵向型MOSFET(MetalOxideSemiconductorFieldEffectTransistor：绝缘栅型场效应晶体管)中采用结构上易于获得低导通电阻特性的沟槽栅结构。沟槽栅结构是在形成于半导体基板的正面的沟槽内埋设了MOS栅极而成的MOS栅结构。沟槽栅结构能够通过单元间距的缩短而进行低导通电阻化，但由于因单元间距的缩短而发生耐压(耐电压)的降低和/或在关断时施加到栅极绝缘膜的电场的增加，所以抑制这些现象很重要。另外，在沟槽栅结构中，沿着沟槽侧壁在纵向(深度方向)上形成沟道(n型的反转层)。因此，与在半导体基板的正面上平板状地设置MOS栅极的平面栅结构相比，容易通过离子注入、外延生长等而进行短沟道化。对于以往的半导体装置，以使用碳化硅(SiC)作为宽带隙半导体的情况为例进行说明。图38是表示以往的半导体装置的结构的截面图。图38所示的以往的半导体装置是使用在由碳化硅构成的n+型起始基板101上使成为n-型漂移区102以及p型基区104的各碳化硅层依次外延生长而成的由碳化硅构成的半导体基板110而制成的沟槽栅型MOSFET。通过使p型基区104的厚度t101变薄，从而能够缩短沟道长度L，进行短沟道化。在从半导体基板110的正面起算比沟槽107的底面向漏极侧更深的位置，选择性地设置有第一p+型区121、第二p+型区122。第一p+型区121覆盖沟槽107的底面。第二p+型区122以与沟槽107分开的方式选择性地设置在相邻的沟槽107间(台面区)。通过设置这些第一p+型区121、第二p+型区122，实现在关断时施加到栅极绝缘膜的电场的抑制和耐压提高。符号103、105、106、108、109、111～113分别是n型电流扩散区、n+型源极区、p++型接触区、栅极绝缘膜、栅电极、层间绝缘膜、源电极以及漏电极。作为抑制短沟道效应的方法，提出了在平面栅型MOSFET中，在阱区的栅电极正下方的部分，以栅电极作为掩模而从相对于半导体基板的正面倾斜的方向形成杂质浓度比阱区高的区域的方法(例如，参照下述非专利文献1)。另外，作为抑制了短沟道效应的平面栅型MOSFET，提出了在n-型源极区的下部，设置抑制杂质从源极向沟道形成区域扩散的p型晕环(halo)区的装置(例如，参照下述专利文献1(第0234段))。另外，作为抑制了短沟道效应的沟槽栅型MOSFET，提出了在p型基区的内部，以与栅极绝缘膜(栅极沟槽)分开的方式，设置以高杂质浓度包括p型杂质的区域的装置(例如，参照下述专利文献2(第0079、0090段，图10、图12))。另外，作为减少了导通电阻的平面栅型MOSFET，提出了在n-型漂移区的被一对p型基区之间所夹的部分，设置沟槽栅结构的场板和覆盖整个该场板的n型低电阻区的装置(例如，参照下述专利文献3(第0053～0054段，图6))。在下述专利文献3中，通过利用场板效应提高击穿耐压而使配置了n型低电阻区的结构的应用变得容易，减少导通电阻。另外，作为其他的以往的沟槽栅型MOSFET，提出了设置与栅极沟槽分开且在与基板正面平行的方向上与p型基区邻接，并且与p型接触区的漏极侧端部相接的杂质浓度比p型基区高的p型区的装置(例如，参照下述专利文献4(第0009～0013段，图1))。在下述专利文献4中，缩短沟道长度而实现低导通电阻化，并且以在与基板正面平行的方向上与p型基区邻接的方式，设置杂质浓度比p型基区的杂质浓度高的p型区，从而防止由短沟道效应导致的p型基区的击穿。现有技术文献专利文献专利文献1：日本特开2013-012669号公报专利文献2：日本特开2015-153893号公报专利文献3：日本特开2012-209330号公报专利文献4：日本特开2008-288462号公报非专利文献非专利文献1：S.Zanchetta及其他4名，HALOS对MOSFET中短沟道和热载流子效应影响的分析和数值研究(AnalyticalandnumericalstudyoftheimpactofHALOSonshortchannelandhotcarriereffectsinscaledMOSFETs)，固态电子学(SolidStateElectronics)，爱思唯尔科技有限公司(ElsevierScienceLtd.)，2002年，第46卷，第3号，p.429-434
技术实现思路
技术问题然而，在上述的以往的纵向型的沟槽栅型MOSFET中，为了进一步低导通电阻化而缩短沟道长度L。图37是表示模拟了以往的半导体装置的导通电阻的减少与栅极阈值电压之间的关系的结果的特性图。以往例1是上述的以往结构的沟槽栅型MOSFET。以往例2是与以往例1相比缩短了沟道长度L的结构(以下，记为短沟道结构)的以往的沟槽栅型MOSFET(参照图38)。以往例1、以往例2的除沟道长度L以外的构成是相同的，在以往例1中实现了短沟道化的构成就是以往例2。如图37所示，以往例2与以往例1相比，导通电阻RonA以及栅极阈值电压Vth均低。这意味着通过缩短沟道长度L能够降低导通电阻RonA(以符号131示出的箭头)，但由于为了短沟道化而缩短沟道长度L，所以栅极阈值电压Vth降低(以符号132示出的箭头)。箭头130的从起点朝向终点的方向(右下方向)是导通电阻RonA的减少与抑制栅极阈值电压Vth的降低的均衡得到改善的方向。因短沟道化使栅极阈值电压Vth降低的理由如下所述。是因为通过缩短沟道长度L，源极-漏极间的距离变短。因此，在MOSFET导通时分别从漏极侧和源极侧起在p型基区104内延伸的耗尽层的影响(短沟道效应)变大，伴随着短沟道效应的增大，栅极阈值电压的降低量也增大。这样，难以改善低导通电阻化与抑制栅极阈值电压降低的均衡。本专利技术为了解决上述现有技术中的问题，目的在于提供一种能够改善低导通电阻化与抑制栅极阈值电压降低的均衡的半导体装置。技术方案为了解决上述的课题，实现本专利技术的目的，本专利技术的半导体装置具有下述特征。在由带隙比硅宽的半导体构成的半导体基板的正面，设置由带隙比硅宽的半导体构成的第一导电型的第一半导体层。在上述第一半导体层的相对于上述半导体基板侧为相反的一侧，设置由带隙比硅宽的半导体构成的第二导电型的第二半导体层。在上述第二半导体层的内部，选择性地设置第一个第一导电型半导体区。沟槽贯通上述第一个第一导电型半导体区以及上述第二半导体层而到达上述第一半导体层。在上述沟槽的内部，隔着栅极绝缘膜而设置栅电极。在上述第一半导体层的内部，以与上述第二半导体层分开的方式，选择性地设置第一个第二导电型半导体区。上述第一个第二导电型半导体区覆盖上述沟槽的底面。在相邻的上述沟槽之间，在上述第一半导体层的内部，设置第二个第二导电型半导体区。上述第二个第二导电型半导体区与上述第二半导体层相接。在上述第二半导体层的内部的比上述第一个第一导电型半导体区更靠近上述第一半导体层侧的位置，以与上述第一个第一导电型半导体区以及上述第一半导体层相接且与本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：半导体基板，其由带隙比硅宽的半导体构成；第一导电型的第一半导体层，其设置于所述半导体基板的正面，且由带隙比硅宽的半导体构成；第二导电型的第二半导体层，其设置于所述第一半导体层的相对于所述半导体基板侧相反的一侧，且由带隙比硅宽的半导体构成；第一个第一导电型半导体区，其选择性地设置于所述第二半导体层的内部；沟槽，其贯通所述第一个第一导电型半导体区和所述第二半导体层而到达所述第一半导体层；栅电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；第一个第二导电型半导体区，其以与所述第二半导体层分开的方式选择性地设置于所述第一半导体层的内部，且覆盖所述沟槽的底面；第二个第二导电型半导体区，其在相邻的所述沟槽之间选择性地设置于所述第一半导体层的内部，且与所述第二半导体层相接；第三个第二导电型半导体区，其以与所述第一个第一导电型半导体区以及所述第一半导体层相接且与所述沟槽的侧壁分开预定距离的方式选择性地设置在所述第二半导体层的内部的比所述第一个第一导电型半导体区更靠近所述第一半导体层侧的位置，并从所述第一半导体层与所述第二半导体层的界面向所述半导体基板侧突出0.3μm以下，第三个第二导电型半导体区的杂质浓度比所述第二半导体层的杂质浓度高；第一电极，其与所述第二半导体层以及所述第一个第一导电型半导体区相接；以及第二电极，其设置于所述半导体基板的背面。...

【技术特征摘要】
2017.09.07 JP 2017-172420;2017.09.07 JP 2017-172411.一种半导体装置，其特征在于，具备：半导体基板，其由带隙比硅宽的半导体构成；第一导电型的第一半导体层，其设置于所述半导体基板的正面，且由带隙比硅宽的半导体构成；第二导电型的第二半导体层，其设置于所述第一半导体层的相对于所述半导体基板侧相反的一侧，且由带隙比硅宽的半导体构成；第一个第一导电型半导体区，其选择性地设置于所述第二半导体层的内部；沟槽，其贯通所述第一个第一导电型半导体区和所述第二半导体层而到达所述第一半导体层；栅电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；第一个第二导电型半导体区，其以与所述第二半导体层分开的方式选择性地设置于所述第一半导体层的内部，且覆盖所述沟槽的底面；第二个第二导电型半导体区，其在相邻的所述沟槽之间选择性地设置于所述第一半导体层的内部，且与所述第二半导体层相接；第三个第二导电型半导体区，其以与所述第一个第一导电型半导体区以及所述第一半导体层相接且与所述沟槽的侧壁分开预定距离的方式选择性地设置在所述第二半导体层的内部的比所述第一个第一导电型半导体区更靠近所述第一半导体层侧的位置，并从所述第一半导体层与所述第二半导体层的界面向所述半导体基板侧突出0.3μm以下，第三个第二导电型半导体区的杂质浓度比所述第二半导体层的杂质浓度高；第一电极，其与所述第二半导体层以及所述第一个第一导电型半导体区相接；以及第二电极，其设置于所述半导体基板的背面。2.根据权利要求1所述的半导体装置，其特征在于，所述第二半导体层的被所述沟槽的侧壁与所述第三个第二导电型半导体区所夹的部分的杂质浓度是所述第三个第二导电型半导体区的杂质浓度的最大值的10％以下。3.根据权利要求1所述的半导体装置，其特征在于，所述第三个第二导电型半导体区具有L字状的截面形状，所述L字状由沿着所述沟槽的侧壁延伸的第一直线部、和沿着所述第二半导体层的相对于所述半导体基板侧相反的一侧的表面延伸且与所述第一直线部正交的第二直线部构成。4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，还具备第二个第一导电型半导体区，所述第二个第一导电型半导体区在所述第一半导体层的内部，与所述第二半导体层相接且...

【专利技术属性】
技术研发人员：小林勇介，大瀬直之，原田信介，武井学，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本,JP