The invention provides a semiconductor device structure and its fabrication method, including: providing a semiconductor structure, forming interlayer dielectric layers on the surface of a semiconductor structure, including several stacked interlayer dielectric layers; forming a multilayer metal layer and a multilayer plug layer in the interlayer dielectric layers, and connecting adjacent two metal layers through the plug layer; A pseudo-plugging layer is fabricated in the dielectric layer, and the pseudo-plugging layer is located between the adjacent two metal layers. Through the pseudo-plugging layer, the bonding force from the packaging chip is dispersed to prevent chip damage. By setting a pseudo-plug layer in the interlayer dielectric layer, the honeycomb stilling effect of the pseudo-plug layer is utilized to diverge the force of the interlayer dielectric layer in different directions, thus greatly reducing the bonding force when the packaging reaches the vulnerable layer, and increasing the bearing capacity of the vulnerable layer, effectively preventing the breakage of the interlayer dielectric layer of the chip and the upper metal adjacent to the layer dielectric layer. Wiring damage.
【技术实现步骤摘要】
一种半导体器件及其制作方法
本专利技术涉及半导体制造
,特别是涉及一种半导体器件及其制作方法。
技术介绍
随着半导体制造技术不断进步、晶体管中栅极尺寸不断缩小,使得集成电路装置尺寸的不断缩小,而数量巨大的半导体元件以多层互连结构,密集地嵌于芯片基底中,并通过多层金属互连层连接。在半导体器件制备的后段制程(Thebackendofline,BEOL)中,焊接引线键合技术是一种广泛使用的装配封装技术。其包括在半导体芯片最上方的互连线上设置一引线键合焊盘(wirebondpads,下面简称焊盘),并在焊盘上焊接一引线以将具有电路的半导体管芯连接到原件封装上的引脚,实现I/O(in/out)接口连接。在集成电路急速发展的今天,如何提高产品的良率成为芯片制造者研究的重点,但是在后段封装时造成的芯片损伤也是不能够忽略的。比如:如图1所示,封装时过大的键合力(bondingforce)会导致金属层间介质层(IMD)断裂,进而造成其上的内部金属连线(intermetalline)的损坏(例如第二层间介质层202层沿实线箭头方向断裂,断裂继而又会引起第三金属层303损伤),造成芯片失效。目前,最直接有效的方法是减小封装时的键合力,但是这样会导致焊接引线不能牢固的连接在焊盘上而导致良率降低。另外一种方法(如图2所示)是在容易断裂的那层层间介质层的上一层层间介质层中,要求插塞(via)之间的距离与焊盘的尺寸一样(例如,若第二层间介质层202容易断裂,则在第三层间介质层203中设置插塞层4中插塞之间的距离与焊盘的尺寸一样),这样可以利用金属层与第三层间介质层203之间的张力 ...
【技术保护点】
1.一种半导体器件的制作方法,其特征在于,所述方法至少包括:提供半导体结构,在所述半导体结构表面形成层间介质叠层,所述层间介质叠层包括若干堆叠的层间介质层;在所述层间介质叠层中形成多层金属层和多层插塞层,相邻两层金属层之间通过所述插塞层连接;至少在其中的一层所述层间介质层中制作伪插塞层,且所述伪插塞层位于相邻两层所述金属层之间,通过所述伪插塞层分散来自于封装芯片时的键合力,防止芯片损伤。
【技术特征摘要】
1.一种半导体器件的制作方法,其特征在于,所述方法至少包括:提供半导体结构,在所述半导体结构表面形成层间介质叠层,所述层间介质叠层包括若干堆叠的层间介质层;在所述层间介质叠层中形成多层金属层和多层插塞层,相邻两层金属层之间通过所述插塞层连接;至少在其中的一层所述层间介质层中制作伪插塞层,且所述伪插塞层位于相邻两层所述金属层之间,通过所述伪插塞层分散来自于封装芯片时的键合力,防止芯片损伤。2.根据权利要求1所述的半导体器件的制作方法,其特征在于:所述伪插塞层中的伪插塞最多与上下相邻金属层中的一层接触。3.根据权利要求1所述的半导体器件的制作方法,其特征在于:在制作有所述伪插塞层的层间介质层之上的金属层中至少有一层金属层制作为分段金属结构,所述伪插塞层中的伪插塞在垂直方向上对准所述分段金属结构之间的间隔。4.根据权利要求1所述的半导体器件的制作方法,其特征在于:所述伪插塞层中的伪插塞与同层插塞层中的插塞呈间隔交错排列。5.根据权利要求1所述的半导体器件的制作方法,其特征在于:相邻两层所述伪插塞层中,一层所述伪插塞层中的伪插塞与另一层所述伪插塞层中的伪插塞在垂直方向上错开排列。6.根据权利要求1所述的半导体器件的制作方法,其特征在于:所述伪插塞层中的伪插塞和所述插塞层中的插塞的尺寸和材质相同。7.根据权利要求1所述的半导体器件的制作方法,其特征在于:所述伪插塞层和同层的插塞层在同一步骤中形成。8.根据权利要求1所述的半导体器件的制作方法,其特征在于:在所述多层金属层中的顶层金属...
【专利技术属性】
技术研发人员:陈景,苏大荣,
申请(专利权)人:中芯国际集成电路制造上海有限公司,中芯国际集成电路制造北京有限公司,
类型:发明
国别省市:上海,31
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。