一种半导体器件及其制作方法技术

本发明专利技术提供一种半导体器件结构及其制作方法，包括：提供半导体结构，在半导体结构表面形成层间介质叠层，包括若干堆叠的层间介质层；在所述层间介质叠层中形成多层金属层和多层插塞层，相邻两层金属层之间通过所述插塞层连接；至少其中的一层在所述层间介质层中制作伪插塞层，且所述伪插塞层位于相邻两层所述金属层之间，通过所述伪插塞层分散来自于封装芯片时的键合力，防止芯片损伤。本发明专利技术通过在层间介质层中设置伪插塞层，利用伪插塞层的蜂窝消力作用，使层间介质层的受力向不同的方向发散，从而使封装时的键合力到达易损层时大大减小，同时增大了易损层对力的承受能力，有效防止芯片层间介质层断裂以及与该层介质层相邻的上层金属连线损伤。

A Semiconductor Device and Its Fabrication Method

The invention provides a semiconductor device structure and its fabrication method, including: providing a semiconductor structure, forming interlayer dielectric layers on the surface of a semiconductor structure, including several stacked interlayer dielectric layers; forming a multilayer metal layer and a multilayer plug layer in the interlayer dielectric layers, and connecting adjacent two metal layers through the plug layer; A pseudo-plugging layer is fabricated in the dielectric layer, and the pseudo-plugging layer is located between the adjacent two metal layers. Through the pseudo-plugging layer, the bonding force from the packaging chip is dispersed to prevent chip damage. By setting a pseudo-plug layer in the interlayer dielectric layer, the honeycomb stilling effect of the pseudo-plug layer is utilized to diverge the force of the interlayer dielectric layer in different directions, thus greatly reducing the bonding force when the packaging reaches the vulnerable layer, and increasing the bearing capacity of the vulnerable layer, effectively preventing the breakage of the interlayer dielectric layer of the chip and the upper metal adjacent to the layer dielectric layer. Wiring damage.

【技术实现步骤摘要】
一种半导体器件及其制作方法
本专利技术涉及半导体制造
，特别是涉及一种半导体器件及其制作方法。
技术介绍
随着半导体制造技术不断进步、晶体管中栅极尺寸不断缩小，使得集成电路装置尺寸的不断缩小，而数量巨大的半导体元件以多层互连结构，密集地嵌于芯片基底中，并通过多层金属互连层连接。在半导体器件制备的后段制程(Thebackendofline，BEOL)中，焊接引线键合技术是一种广泛使用的装配封装技术。其包括在半导体芯片最上方的互连线上设置一引线键合焊盘(wirebondpads，下面简称焊盘)，并在焊盘上焊接一引线以将具有电路的半导体管芯连接到原件封装上的引脚，实现I/O(in/out)接口连接。在集成电路急速发展的今天，如何提高产品的良率成为芯片制造者研究的重点,但是在后段封装时造成的芯片损伤也是不能够忽略的。比如：如图1所示，封装时过大的键合力(bondingforce)会导致金属层间介质层(IMD)断裂，进而造成其上的内部金属连线(intermetalline)的损坏(例如第二层间介质层202层沿实线箭头方向断裂，断裂继而又会引起第三金属层303损伤)，造成芯片失效。目前，最直接有效的方法是减小封装时的键合力，但是这样会导致焊接引线不能牢固的连接在焊盘上而导致良率降低。另外一种方法(如图2所示)是在容易断裂的那层层间介质层的上一层层间介质层中，要求插塞(via)之间的距离与焊盘的尺寸一样(例如，若第二层间介质层202容易断裂，则在第三层间介质层203中设置插塞层4中插塞之间的距离与焊盘的尺寸一样)，这样可以利用金属层与第三层间介质层203之间的张力来减小键合力对第二层间介质层202造成的损伤，但是这样情况要求金属层303的长度至少与焊盘一样长。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体器件及其制作方法，用于解决现有技术中封装键合时过大的键合力导致芯片内部层间介质断裂以及金属连线损伤的问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体器件的制作方法，所述方法至少包括：提供半导体结构，在所述半导体结构表面形成层间介质叠层，所述层间介质叠层包括若干堆叠的层间介质层；在所述层间介质叠层中形成多层金属层和多层插塞层，相邻两层金属层之间通过所述插塞层连接；至少在其中的一层所述层间介质层中制作伪插塞层，且所述伪插塞层位于相邻两层所述金属层之间，通过所述伪插塞层分散来自于封装芯片时的键合力，防止芯片损伤。作为本专利技术的一种优选方案，所述伪插塞层中的伪插塞最多与上下相邻金属层中的一层接触。作为本专利技术的一种优选方案，在制作有所述伪插塞层的层间介质层之上的金属层中至少有一层金属层制作为分段金属结构，所述伪插塞层中的伪插塞在垂直方向上对准所述分段金属结构之间的间隔。作为本专利技术的一种优选方案，所述伪插塞层中的伪插塞与同层插塞层中的插塞呈间隔交错排列。作为本专利技术的一种优选方案，相邻两层所述伪插塞层中，一层所述伪插塞层中的伪插塞与另一层所述伪插塞层中的伪插塞在垂直方向上错开排列。作为本专利技术的一种优选方案，所述伪插塞层中的伪插塞和所述插塞层中的插塞的尺寸和材质相同。作为本专利技术的一种优选方案，所述伪插塞层和同层的插塞层在同一步骤中形成。作为本专利技术的一种优选方案，在所述多层金属层中的顶层金属层表面形成焊盘，并在所述芯片表面形成覆盖所述焊盘的钝化层，然后刻蚀所述钝化层暴露出所述焊盘。本专利技术还提供一种半导体器件，其中，所述半导体器件为采用上述任意一种半导体器件制作方法得到的半导体器件，所述半导体器件至少包括：半导体结构；层间介质叠层，形成于所述半导体结构表面，所述层间介质叠层包括若干堆叠的层间介质层；多层金属层和多层插塞层，形成于所述层间介质叠层中，相邻两层金属层之间通过所述插塞层连接；伪插塞层，至少制作于其中的一层所述层间介质层中且所述伪插塞层位于相邻两层所述金属层之间，通过所述伪插塞层分散来自于封装芯片时的键合力，防止芯片损伤。作为本专利技术的一种优选方案，所述伪插塞层中的伪插塞最多与上下相邻金属层中的一层接触。作为本专利技术的一种优选方案，在制作有所述伪插塞层的层间介质层之上的金属层中至少有一层制作为分段金属结构，所述伪插塞层中的伪插塞在垂直方向上对准所述分段金属结构之间的间隔。作为本专利技术的一种优选方案，所述伪插塞层中的伪插塞与同层插塞层中的插塞呈间隔交错排列。作为本专利技术的一种优选方案，相邻两层所述伪插塞层中，一层所述伪插塞层中的伪插塞与另一层所述伪插塞层中的伪插塞在垂直方向上错开排列。作为本专利技术的一种优选方案，所述伪插塞层中的伪插塞和所述插塞层中的插塞的尺寸相同。作为本专利技术的一种优选方案，所述结构还包括：形成于所述多层金属层中的顶层金属层表面的焊盘和形成于所述芯片表面并暴露所述焊盘的钝化层。如上所述，本专利技术的半导体器件及其制作方法，包括：提供半导体结构，在所述半导体结构表面形成层间介质叠层，所述层间介质叠层包括若干堆叠的层间介质层；在所述层间介质叠层中形成多层金属层和多层插塞层，相邻两层金属层之间通过所述插塞层连接；至少在其中的一层所述层间介质层中制作伪插塞层，且所述伪插塞层位于相邻两层所述金属层之间，通过所述伪插塞层分散来自于封装芯片时的键合力，防止芯片损伤。本专利技术通过在层间介质层中设置伪插塞层，使层间介质层的受力向不同的方向发散，从而使封装时的键合力到达易损层时大大减小，同时增大了易损层对力的承受能力，有效防止芯片层间介质层断裂以及与该层介质层相邻的上层金属连线损伤。附图说明图1为现有技术的芯片损伤示意图。图2为现有技术的防止芯片损伤的结构示意图。图3～图12为本专利技术半导体器件结构的制备流程图。图13为本专利技术半导体器件结构用于分散键合力的示意图。元件标号说明1半导体结构2层间介质叠层201第一层间介质层、易断裂层间介质层202第二层间介质层203第三层间介质层204第四层间介质层205第五层间介质层3多层金属层301第一金属层302第二金属层、易损伤金属层303第三金属层304第四金属层305第五金属层306第六金属层4插塞层401第一插塞层402第二插塞层403第三插塞层404第四插塞层405第五插塞层501、502伪插塞层6焊盘7钝化层具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本专利技术提供一种半导体器件及其制作方法，所述方法至少包括如下：请参考附图12，提供半导体结构1，在所述半导体结构1表面形成层间介质叠层2，所述层间介质叠层2包括若干堆叠的层间介质层201～205。所述半导体结构1可以是硅晶圆，比如，单晶硅、多晶硅或非晶硅中的一种，也可以是绝缘体上硅(SiliconOnInsulator，SOI)，还可以是硅锗本文档来自技高网...

【技术保护点】
1.一种半导体器件的制作方法，其特征在于，所述方法至少包括：提供半导体结构，在所述半导体结构表面形成层间介质叠层，所述层间介质叠层包括若干堆叠的层间介质层；在所述层间介质叠层中形成多层金属层和多层插塞层，相邻两层金属层之间通过所述插塞层连接；至少在其中的一层所述层间介质层中制作伪插塞层，且所述伪插塞层位于相邻两层所述金属层之间，通过所述伪插塞层分散来自于封装芯片时的键合力，防止芯片损伤。

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，所述方法至少包括：提供半导体结构，在所述半导体结构表面形成层间介质叠层，所述层间介质叠层包括若干堆叠的层间介质层；在所述层间介质叠层中形成多层金属层和多层插塞层，相邻两层金属层之间通过所述插塞层连接；至少在其中的一层所述层间介质层中制作伪插塞层，且所述伪插塞层位于相邻两层所述金属层之间，通过所述伪插塞层分散来自于封装芯片时的键合力，防止芯片损伤。2.根据权利要求1所述的半导体器件的制作方法，其特征在于：所述伪插塞层中的伪插塞最多与上下相邻金属层中的一层接触。3.根据权利要求1所述的半导体器件的制作方法，其特征在于：在制作有所述伪插塞层的层间介质层之上的金属层中至少有一层金属层制作为分段金属结构，所述伪插塞层中的伪插塞在垂直方向上对准所述分段金属结构之间的间隔。4.根据权利要求1所述的半导体器件的制作方法，其特征在于：所述伪插塞层中的伪插塞与同层插塞层中的插塞呈间隔交错排列。5.根据权利要求1所述的半导体器件的制作方法，其特征在于：相邻两层所述伪插塞层中，一层所述伪插塞层中的伪插塞与另一层所述伪插塞层中的伪插塞在垂直方向上错开排列。6.根据权利要求1所述的半导体器件的制作方法，其特征在于：所述伪插塞层中的伪插塞和所述插塞层中的插塞的尺寸和材质相同。7.根据权利要求1所述的半导体器件的制作方法，其特征在于：所述伪插塞层和同层的插塞层在同一步骤中形成。8.根据权利要求1所述的半导体器件的制作方法，其特征在于：在所述多层金属层中的顶层金属...

【专利技术属性】
技术研发人员：陈景，苏大荣，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31