集成电路、非暂时性计算机可读介质以及计算系统技术方案

提供了一种集成电路(IC)、非暂时性计算机可读介质以及计算系统，该集成电路包括被配置为同步于时钟信号而操作的第一同步电路。该第一同步电路包括选择器和锁存器单元，其中，选择器包括被配置为接收第一输入信号的第一输入端子、被配置为接收第二输入信号的第二输入端子和被配置为接收扫描使能信号的第三输入端子，扫描使能信号指示扫描测试模式和功能操作模式中的一个，锁存器单元被配置为在扫描测试模式中作为输出与第一输入信号对应的第一输出信号的触发器操作，并且在功能操作模式中作为输出与第二输入信号对应的第二输出信号的锁存器操作。

【技术实现步骤摘要】
集成电路、非暂时性计算机可读介质以及计算系统本申请要求于2017年8月18日在韩国知识产权局提交的第10-2017-0104520号韩国专利申请以及于2018年3月22日在韩国知识产权局提交的第10-2018-0033490号韩国专利申请的权益，这些韩国专利申请的公开内容通过引用全部包含于此。
专利技术构思的示例实施例涉及存储标准单元库的非暂时性计算机可读介质、包括同步电路的集成电路(IC)以及用于设计IC的计算系统。例如，至少一些示例实施例涉及存储包括与同步电路对应的标准单元的标准单元库的非暂时性计算机可读介质、包括同步电路的IC以及用于设计IC的计算系统。
技术介绍
随着半导体芯片被集成，在测试半导体芯片上会花费时间和资源。可测试性设计(Designfortestability，DFT)技术正广泛用于保持半导体芯片的质量并且提高测试效率。
技术实现思路
专利技术构思的示例实施例提供了一种存储标准单元库的非暂时性计算机可读介质、一种包括同步电路的集成电路(IC)以及一种用于设计IC的计算系统，其中，标准单元库包括与根据模式而作为触发器或锁存器操作的同步电路对应的标准单元。根据专利技术构思的示例实施例，提供了一种包括第一同步电路的IC，第一同步电路被配置为同步于时钟信号来操作，第一同步电路包括：选择器，包括第一输入端子、第二输入端子和第三输入端子，第一输入端子被配置为接收第一输入信号，第二输入端子被配置为接收第二输入信号，第三输入端子被配置为接收扫描使能信号，扫描使能信号指示第一同步电路在扫描测试模式和功能操作模式中的一个模式中操作；以及可重构锁存器，被配置为在在扫描测试模式中操作为触发器和在功能操作模式中操作为锁存器之间选择性地切换，使得在扫描测试模式中可重构锁存器输出与第一输入信号对应的第一输出信号，并且在功能操作模式中可重构锁存器输出与第二输入信号对应的第二输出信号。根据专利技术构思的另一个示例实施例，提供了一种存储标准单元库的非暂时性计算机可读介质，标准单元库包括关于多个标准单元的信息，标准单元库在由处理器执行时将处理器配置为设计包括同步于时钟信号来操作的同步电路的集成电路，同步电路包括可重构锁存器，可重构锁存器被配置为响应于扫描使能信号，在在扫描测试模式中操作为触发器和在功能操作模式中操作为锁存器之间选择性地切换，使得在扫描测试模式中可重构锁存器输出与第一输入信号对应的第一输出信号，并且在功能操作模式中可重构锁存器输出与第二输入信号对应的第二输出信号。根据专利技术构思的另一个示例实施例，提供了一种计算系统，该计算系统包括：存储装置，被配置为存储标准单元库，标准单元库包括关于包括多个触发器锁存器单元和多个触发器单元的多个标准单元的信息；以及处理器，被配置为设计包括扫描测试电路的集成电路(IC)，扫描测试电路具有多个同步电路，多个同步电路被配置为同步于时钟信号来操作，使得多个同步电路中的至少一个包括使用多个标准单元形成的可重构锁存器，可重构锁存器被配置为响应于具有第一逻辑电平的扫描使能信号而在扫描测试模式中作为触发器操作并且响应于具有第二逻辑电平的扫描使能信号在功能操作模式中作为锁存器操作。附图说明通过下面结合附图进行的详细描述，专利技术构思的示例实施例将被更清楚地理解，其中：图1是示出根据示例实施例的包括同步电路的IC的框图；图2是示出根据示例实施例的第一同步电路的框图；图3A和图3B是根据包括在图2的第一同步电路中的主锁存器和从锁存器中的每个的示例实施例的逻辑图；图4是示出根据示例实施例的第一同步电路的框图；图5是根据包括在图4的第一同步电路中的主锁存器和从锁存器中的每个的示例实施例的逻辑图；图6是示出根据示例实施例的第一同步电路的框图；图7是示出根据示例实施例的用于设计IC的计算系统的框图；图8示出了根据示例实施例的IC的示意性布局；图9是示出根据示例实施例的单元库的图；图10是示出根据示例实施例的设计IC的方法的流程图；图11是用于描述图10的操作S110的示例实施例的流程图；图12是用于描述图10的操作S120的示例实施例的流程图；以及图13是用于描述根据示例实施例的制造IC的方法的流程图。具体实施方式在下文中，将参照附图来详细描述示例实施例。图1是示出根据示例实施例的包括同步电路的集成电路(IC)10的框图。参照图1，IC10可以包括多个同步电路100。多个同步电路100可以构成时序电路(sequentialcircuit)，并且可以构成操作为扫描测试电路的扫描链。多个同步电路100可以各自包括接收扫描输入信号的第一端子SI和接收数据输入信号的第二端子D。此外，多个同步电路100中的每个可以基于扫描输入信号来输出扫描输出信号SO，并且可以基于数据输入信号来输出数据输出信号Q。多个组合逻辑电路(例如，第一组合逻辑电路200_1和第二组合逻辑电路200_2)可以各自实现为同步电路或异步电路。多个组合逻辑电路200_1和200_2可以处理输入到其的数据信号，并且可以输出通过处理获得的结果。第一同步电路100_1可以在扫描测试模式(例如，扫描使能信号SE具有逻辑高电平的模式)中同步于时钟信号CLK来提供扫描输入信号PI1作为扫描输出信号SO，并且在功能操作模式(例如，扫描使能信号SE具有逻辑低电平的模式)中，第一同步电路100_1可以提供数据输入信号PI2作为数据输出信号Q。第一组合逻辑电路200_1可以对第一同步电路100_1的数据输出信号Q执行算术运算，以提供第二同步电路100_2的数据输入信号D。此外，第二同步电路100_2可以接收第一同步电路100_1的扫描输出信号SO作为扫描输入信号SI。此外，第二同步电路100_2可以基于扫描使能信号SE和时钟信号CLK在功能操作模式或扫描测试模式中操作。第二组合逻辑电路200_2可以对第二同步电路100_2的数据输出信号Q执行算术运算，以提供第三同步电路100_3的数据输入信号D。此外，第三同步电路100_3可以接收第二同步电路100_2的扫描输出信号SO作为扫描输入信号SI。此外，第三同步电路100_3可以基于扫描使能信号SE和时钟信号CLK在功能操作模式或扫描测试模式中操作。第三同步电路100_3可以在功能操作模式中输出数据输出信号PO2，并且在扫描测试模式中，第三同步电路100_3可以输出扫描输出信号PO1。在附图中，示出了三个同步电路构成时序电路的示例，但是根据本示例实施例的IC10不限于此。包括在IC10中的同步电路的数量可以变化。多个同步电路100中的至少一个可以实现为图2至图6的同步电路中的一个。多个同步电路100中的至少一个可以在功能操作模式中作为锁存器操作，并且在扫描测试模式中作为触发器操作。因此，在至少一个同步电路中，在功能操作中提高了操作速度并且降低了功耗，而且，在扫描测试操作中可以省略额外的保持缓冲器。因此，减小了IC10的总面积，并且降低了IC10的功耗。图2是示出根据示例实施例的第一同步电路100_1的框图。图2的第一同步电路100_1可以是包括在图1的IC10中的多个同步电路100中的至少一个，例如，可以是第一同步电路100_1，但不限于此。图2的扫描输入信号SI可以是图1的扫描输入信号PI1，图2的数据输入信号D可以是图1的数本文档来自技高网...

【技术保护点】
1.一种集成电路，所述集成电路包括被配置为同步于时钟信号来操作的第一同步电路，所述第一同步电路包括：选择器，包括第一输入端子、第二输入端子和第三输入端子，第一输入端子被配置为接收第一输入信号，第二输入端子被配置为接收第二输入信号，第三输入端子被配置为接收扫描使能信号，扫描使能信号指示第一同步电路在扫描测试模式和功能操作模式中的一个模式中操作；以及可重构锁存器，被配置为在在扫描测试模式中操作为触发器和在功能操作模式中操作为锁存器之间选择性地切换，使得在扫描测试模式中可重构锁存器输出与第一输入信号对应的第一输出信号，并且在功能操作模式中可重构锁存器输出与第二输入信号对应的第二输出信号。

【技术特征摘要】
2017.08.18 KR 10-2017-0104520;2018.03.22 KR 10-2011.一种集成电路，所述集成电路包括被配置为同步于时钟信号来操作的第一同步电路，所述第一同步电路包括：选择器，包括第一输入端子、第二输入端子和第三输入端子，第一输入端子被配置为接收第一输入信号，第二输入端子被配置为接收第二输入信号，第三输入端子被配置为接收扫描使能信号，扫描使能信号指示第一同步电路在扫描测试模式和功能操作模式中的一个模式中操作；以及可重构锁存器，被配置为在在扫描测试模式中操作为触发器和在功能操作模式中操作为锁存器之间选择性地切换，使得在扫描测试模式中可重构锁存器输出与第一输入信号对应的第一输出信号，并且在功能操作模式中可重构锁存器输出与第二输入信号对应的第二输出信号。2.根据权利要求1所述的集成电路，其中，可重构锁存器包括：第一节点，被配置为输出第一输出信号；以及第二节点，被配置为输出第二输出信号。3.根据权利要求1所述的集成电路，其中，选择器被配置为响应于扫描使能信号选择第一输入信号和第二输入信号中的一个作为第一内部信号输出，并且可重构锁存器包括：主锁存器，被配置为基于时钟信号来锁存第一内部信号以输出第二内部信号；以及从锁存器，被配置为基于时钟信号来锁存第二内部信号。4.根据权利要求3所述的集成电路，其中，从锁存器被配置为接收扫描使能信号，并且从锁存器被配置为基于扫描使能信号选择性地锁存第二内部信号。5.根据权利要求4所述的集成电路，其中，在功能操作模式中，集成电路被配置为阻止第二内部信号输入到从锁存器。6.根据权利要求4所述的集成电路，其中，在功能操作模式中，集成电路被配置为阻止时钟信号输入到从锁存器。7.根据权利要求3所述的集成电路，其中，主锁存器和从锁存器各自包括多个晶体管，并且从锁存器的所述多个晶体管中的每个晶体管的阈值电压高于主锁存器的所述多个晶体管中的每个晶体管的阈值电压。8.根据权利要求3所述的集成电路，其中，在扫描测试模式中，从锁存器被配置为输出第一输出信号，并且在功能操作模式中，主锁存器被配置为输出第二输出信号。9.根据权利要求1所述的集成电路，其中，触发器是负边沿触发器，并且可重构锁存器包括高电平有效锁存器。10.根据权利要求1所述的集成电路，其中，触发器是正边沿触发器，并且可重构锁存器包括低电平有效锁存器。11.根据权利要求1所述的集成电路，所述集成电路还包括：第二同步电路，被配置为，基于扫描使能信号在扫描测试模式和功能操作模式之间切换，在扫描测试模式中，基于第三输入信号同步于时钟信号而输出第三输出信号，第三输入信号是从第一同步电路输出的第一输出信号，并且在功能操作模式中，基于接收的第四输入信号输出第四输出信号。12.一种存储标准单元库的非暂时性计算机可读介质，标准单元库包括关于多个标准单元的信息，标准单元库在由处理器执行时将处理器配置为设计包括同步于时钟信号来操作的同步电路的集成电路，同步电路包括：可重构锁存器，被配置为响应于扫描使能信号，在在扫描测试模式中操作为触发器和在功能操作模式中操作为锁存器之间选择性地切换，使得在扫描测试模式中可重构锁存器输出与第一输入信号对应的第一输出信号，并且在功能操作模式中可重构锁存器输出与第二输入信号对应的第二输出信号。13.根据权利要求12所述的非暂时性计算机可读介质，其中，同步电路包括选择器，选择器被配置为响应于扫描使能信号选择第一输入信号和第二输入信号中的一个作为第一内部信号输出，并且可重构锁存器包括：主锁存器，...

【专利技术属性】
技术研发人员：李奉炫，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR