基于多内核DSP的内核间时序同步方法和数据传输方法技术

本发明专利技术公开了一种基于多内核DSP的内核间时序同步方法和数据传输方法，所述内核间时序同步方法包括：设置DSP的系统时钟，所述DSP按照预定义的定时周期发送定时中断；设置所述DSP中的第一内核的第一计算周期，第二内核的第二计算周期，所述第一计算周期大于等于所述定时周期，所述第一计算周期小于所述第二计算周期；所述第一内核根据接收的定时中断确定所述第一内核中第一计算周期的第一起点和第二计算周期的第二起点，并分别发送中断至所述第二内核作为所述第二内核中第一计算周期和第二计算周期的起点。本发明专利技术提供的实施例能够解决多内核DSP中内核间不同计算周期的时序同步问题，并有效提高内核间的数据传输效率。

Inter-core timing synchronization method and data transmission method based on multi-core DSP

The invention discloses an inter-core timing synchronization method and data transmission method based on multi-core DSP. The inter-core timing synchronization method includes: setting the system clock of the DSP, sending timing interrupts according to a predefined timing period by the DSP, setting the first computing period of the first core of the DSP, and the second computing period of the second core, the first computing period is larger than the first computing period of the second core. Equal to the timing period, the first calculation period is smaller than the second calculation period; the first core determines the first starting point of the first calculation period and the second starting point of the second calculation period in the first core based on the received timing interrupt, and sends interrupts to the second core as the starting point of the first calculation period and the second calculation period in the second core, respectively. The embodiment of the invention can solve the problem of timing synchronization of different computing cycles between cores in multi-core DSP, and effectively improve the data transmission efficiency between cores.

【技术实现步骤摘要】
基于多内核DSP的内核间时序同步方法和数据传输方法
本专利技术涉及嵌入式系统开发领域，特别是涉及一种基于多内核DSP的内核间时序同步方法和数据传输方法。
技术介绍
与传统的嵌入式系统相比，目前在嵌入式系统市场上应用非常广泛的基于多内核DSP(DigitalSignalProcessing，数字信号处理)系统，所述多内核DSP系统具有多个可靠性较高的内核，能够通过深度融合将多个独立数据处理设备合为一体，并以内核间接口代替了以前的传统低速通讯接口，既缩小了设备体积，又提高了可靠性，并缩短内部通讯的延时。然而应用在导弹上的信息处理系统中，多内核DSP中多个内核各自的计算周期的时间不同，如何同步多内核间不同计算周期的时序成为多内核DSP噬待解决的关键问题。
技术实现思路
为了解决上述问题至少之一，本专利技术第一方面提供一种基于多内核DSP的内核间时序同步方法，包括：设置DSP的系统时钟，所述DSP按照预定义的定时周期发送定时中断；设置所述DSP中的第一内核的第一计算周期，第二内核的第二计算周期，所述第一计算周期大于等于所述定时周期，所述第一计算周期小于所述第二计算周期；所述第一内核根据接收的定时中断确定所述第一内核中第一计算周期的第一起点和第二计算周期的第二起点，并分别在所述第一起点发送第一中断至所述第二内核、在所述第二起点发送第二中断至所述第二内核；所述第二内核接收所述第一中断和第二中断并分别作为所述第二内核中第一计算周期的第一起点和第二计算周期的第二起点。进一步的，所述定时周期为所述第一计算周期的约数和所述第二计算周期的约数。进一步的，所述第一计算周期为所述第二计算周期的约数。进一步的，所述内核间时序同步方法还包括用于累计定时中断次数的第一计数器和第二计数器，当所述第一内核第一次接收所述定时中断时所述第一计数器开始计数，根据所述定时周期与第一计算周期的倍数关系确定所述第一内核中所述第一计算周期的第一起点，所述第一计数器清零；当所述第一内核第一次接收所述定时中断时所述第二计数器开始计数，根据所述定时周期与第二计算周期的倍数关系确定所述第一内核中所述第二计算周期的第二起点，所述第二计数器清零。进一步的，所述第一内核使用的第一内核时钟和第二内核使用的第二内核时钟为同源时钟。进一步的，所述第一中断和第二中断均为核间中断。本专利技术第二方面提供一种利用第一方面所述的内核间时序同步方法进行数据传输的传输方法，包括：同步所述第一内核和第二内核；所述第一内核在每个第一计算周期的第一起点采集数据，在所述第二计算周期的第二起点将所述采集数据传输至所述第二内核并发送所述第二中断；所述第二内核接收所述第二中断和所述采集数据，对所述采集数据进行数据处理。进一步的，所述第一内核和第二内核采用核间总线进行数据传输。本专利技术第三方面提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现第一方面所述的方法。本专利技术第四方面提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现第二方面所述的方法。本专利技术的有益效果如下：本专利技术提供的一种基于多内核DSP的内核间时序同步方法和数据传输方法，通过设置DSP的系统时钟和定时中断分别确定第一内核中第一计算周期和第二计算周期的起点，并通过第一内核发送的第一中断和第二终端分别确定所述第二内核中第一计算周期和第二计算周期的起点，从而实现多内核DSP中内核间时序同步问题，并有效提高内核间的数据传输效率。附图说明下面结合附图对本专利技术的具体实施方式作进一步详细的说明。图1示出本专利技术的一个实施例中所述内核间时序同步方法的流程图；图2示出本专利技术的一个实施例中所述内核间时序同步方法的示意图；图3示出本专利技术的一个实施例中所述内核间时序同步方法的时序图；图4示出本专利技术的一个实施例中所述数据传输方法的流程图。具体实施方式为了更清楚地说明本专利技术，下面结合优选实施例和附图对本专利技术做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本专利技术的保护范围。如图1所示，本专利技术的一个实施例提供了一种基于多内核DSP的内核间时序同步方法，包括：设置DSP的系统时钟，所述DSP按照预定义的定时周期发送定时中断；设置所述DSP中的第一内核的第一计算周期，第二内核的第二计算周期，所述第一计算周期大于等于所述定时周期，所述第一计算周期小于所述第二计算周期；所述第一内核根据接收的定时中断确定所述第一内核中第一计算周期的第一起点和第二计算周期的第二起点，并分别在所述第一起点发送第一中断至所述第二内核、在所述第二起点发送第二中断至所述第二内核；所述第二内核接收所述第一中断和第二中断并分别作为所述第二内核中第一计算周期的第一起点和第二计算周期的第二起点。在一个具体的示例中，如图2所示，设置所述DSP的系统时钟为50MHz，预定义定时周期为0.05ms，根据所述定时周期，DSP以20KHz的频率发送定时中断。所述DSP的第一内核用于采集数据，以第一内核的第一计算周期循环采集；所述DSP的第二内核用于处理所述采集数据，以第二内核的第二计算周期循环计算、处理。为提高DSP对数据采集和处理的可靠性和稳定性，将所述定时周期设置为所述第一计算周期的约数和所述第二计算周期的约数，进一步的，所述第一计算周期为所述第二计算周期的约数，在本实施例中，将第一计算周期设置为0.25ms，将第二计算周期设置为5ms。所述第一内核接收所述定时中断并以此作为计时起点根据所述第一计算周期的时长确定所述第一内核中所述第一计算周期的第一起点，并发送第一中断至所述第二内核，所述第二内核根据接收的第一中断作为第二内核中第一计算周期的第一起点；相类似的，所述第一内核接收所述定时中断并以此作为计时起点根据所述第二计算周期的时长确定所述第一内核中所述第二计算周期的第二起点，并发送第二中断至所述第二内核，所述第二内核根据接收的第二中断作为第二内核中第二计算周期的第二起点。至此，所述第一内核和第二内核实现同步。进一步的，为提高所述第一内核和第二内核同步的可靠性，所述内核间时序同步方法还包括用于累计定时中断次数的第一计数器和第二计数器，其中，所述第一计数器用于确定所述第一计算周期，当所述第一内核第一次接收所述定时中断时所述第一计数器开始计数，即所述第一内核每接收到一次定时中断所述第一计数器进行一次累加，根据所述定时周期与第一计算周期的倍数关系确定所述第一内核中所述第一计算周期的第一起点；如图3所示，在本实施例中，定时周期为t0＝0.05ms，第一计算周期设置为t1＝0.25ms，所述第一内核以第一次接收定时中断为计时起点t，则所述第一计数器累计5次定时中断为所述第一计算周期，所述第一内核根据所述第一计数器能够确定所述第一计算周期的第一起点t1，并向第二内核发送第一中断以确定所述第二内核中第一计算周期的第一起点t1，同时所述第一内核中的第一计数器清零，从下一个定时中断开始循环计数。相类似的，所述第二计数器用于确定所述第二计算周期，当所述第一内核第一次接收所述定时中断时，所述第二计数器也开始计数，根据所述定时周期与第二计算周期的倍数关系确定所述第一内核中所述第二计算周期的第二起点；在本实施例中，本文档来自技高网...

【技术保护点】
1.一种基于多内核DSP的内核间时序同步方法，其特征在于，包括：设置DSP的系统时钟，所述DSP按照预定义的定时周期发送定时中断；设置所述DSP中的第一内核的第一计算周期，第二内核的第二计算周期，所述第一计算周期大于等于所述定时周期，所述第一计算周期小于所述第二计算周期；所述第一内核根据接收的定时中断确定所述第一内核中第一计算周期的第一起点和第二计算周期的第二起点，并分别在所述第一起点发送第一中断至所述第二内核、在所述第二起点发送第二中断至所述第二内核；所述第二内核接收所述第一中断和第二中断并分别作为所述第二内核中第一计算周期的第一起点和第二计算周期的第二起点。

【技术特征摘要】
1.一种基于多内核DSP的内核间时序同步方法，其特征在于，包括：设置DSP的系统时钟，所述DSP按照预定义的定时周期发送定时中断；设置所述DSP中的第一内核的第一计算周期，第二内核的第二计算周期，所述第一计算周期大于等于所述定时周期，所述第一计算周期小于所述第二计算周期；所述第一内核根据接收的定时中断确定所述第一内核中第一计算周期的第一起点和第二计算周期的第二起点，并分别在所述第一起点发送第一中断至所述第二内核、在所述第二起点发送第二中断至所述第二内核；所述第二内核接收所述第一中断和第二中断并分别作为所述第二内核中第一计算周期的第一起点和第二计算周期的第二起点。2.根据权利要求1所述的内核间时序同步方法，其特征在于，所述定时周期为所述第一计算周期的约数和所述第二计算周期的约数。3.根据权利要求2所述的内核间时序同步方法，其特征在于，所述第一计算周期为所述第二计算周期的约数。4.根据权利要求3所述的内核间时序同步方法，其特征在于，所述内核间时序同步方法还包括用于累计定时中断次数的第一计数器和第二计数器，当所述第一内核第一次接收所述定时中断时所述第一计数器开始计数，根据所述定时周期与第一计算周期的倍数关系确定所述第一内核中所述第一计算周期的第一起点，所述第...

【专利技术属性】
技术研发人员：王景煜，刘征宇，王飞，庞兆峰，李叶繁，王维，王德锋，
申请(专利权)人：北京电子工程总体研究所，
类型：发明
国别省市：北京,11