【技术实现步骤摘要】
一种加入随机扰动的多相时钟生成电路
本专利技术属于集成电路领域，涉及时钟生成电路，更具体地，特别涉及一种加入随机扰动的多相时钟生成电路。
技术介绍
在时间交织结构数据转换器(TIADC)中，多相时钟相位精度直接影响系统性能，而多相时钟生成电路往往受工艺偏差、电路失配等因素的影响，不可避免的具有相位误差，对于高精度TIADC中，时钟相位误差会导致动态性能SFDR大幅下降，在k·fs/L±fin(fs为TIADC采样频率，fin为输入信号频率,L为TIADC集成通道数，k＝1,2,…,L-1)处出现误差杂散分量，需要进行校正。目前常规的消除时钟相位误差的方法通常是采用前台修调或者后台实时校正的方法；前台修调的方法，实现简单，稳定性高，估计出误差后直接对时钟相位进行修调，但很难避免时钟相位误差随工作环境变化波动而导致的性能恶化；而后台实时校正的方法需要实时进行运算，估计出误差量然后进行校正，电路设计实现复杂度高，且稳定可靠性受限。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种加入随机扰动的多相时钟生成电路，用于解决目前现有的TIADC消除时钟相位误...
【技术保护点】
1.一种加入随机扰动的多相时钟生成电路，其特征在于，该时钟生成电路包括主时钟模块、随机信号生成模块和buffer矩阵开关模块；所述主时钟模块用于生成N条多相时钟信号；所述buffer矩阵开关模块用于在所述随机信号生成模块输出的随机控制信号控制下，对输入的所述N条多相时钟信号的传输路径进行随机切换，输出N条加入随机扰动的多相时钟信号。
【技术特征摘要】
1.一种加入随机扰动的多相时钟生成电路，其特征在于，该时钟生成电路包括主时钟模块、随机信号生成模块和buffer矩阵开关模块；所述主时钟模块用于生成N条多相时钟信号；所述buffer矩阵开关模块用于在所述随机信号生成模块输出的随机控制信号控制下，对输入的所述N条多相时钟信号的传输路径进行随机切换，输出N条加入随机扰动的多相时钟信号。2.根据权利要求1所述的一种加入随机扰动的多相时钟生成电路，其特征在于，该时钟生成电路还包括延时线模块，用于对主时钟模块生成的所述N条多相时钟信号的相位进行预修调；buffer矩阵开关模块用于在所述随机信号生成模块输出的随机控制信号控制下，对经过延时线模块预修调后的N条多相时钟信号的传输路径进行随机切换，输出N条加入随机扰动的多相时钟信号。3.根据权利要求1所述的一种加入随机扰动的多相时钟生成电路，其特征在于，所述buffer矩阵开关模块包括输入开关矩阵、输出开关矩阵和N+ΔN个相同结构的buffer电路；其中，所述输入开关矩阵包括N列开关矩阵单元I，每列开关矩阵单元I包括N+ΔN个具有一输入端和一输出端的开关单元I；所述输出开关矩阵包括N列开关矩阵单元II，每列开关矩阵单元II包括N+ΔN个具有一输入端和一输出端的开关单元II；每个所述开关单元I的输入端连接构成开关矩阵单元I的输入端，第k条多相时钟信号与所述输入开关矩阵的第k列开关矩阵单元I的输入端相连，每列所述开关矩阵单元I的第m行开关单元I的输出端与第m个buffer电路的输入端相连，其中k为[1,N]的整数，m为[1,N+ΔN]的整数，ΔN为大于零的整数；所述第m个buffer电路的输出端分别与每列所述开关矩单元II的第m行开关单元II的输入端相连，每个所述开关单元II的输出端连接构成开关矩阵单元II的输出端。4.根据权利要求3所述的一种加入随机扰动的多相时钟生成电路，其特征在于，所述随机信号生成模块生成(N+ΔN)×N的控制信号矩阵，同时属于控制信号矩阵中的第m行第k列的控制信号控制输入开关矩阵中第k列开关矩阵单元I中的第m行开关单元I的通断；同时属于控制信号矩阵中的第m行第k列的控制信号控制输出开关矩阵中第k列矩阵单元II中的第m行开关单元II的通断。5.根据权利要求4所述的一种加入随机扰动的多相时钟生成电路，其特征在于，所述控制信号矩阵中的控制信号由‘1’和‘0’表示，‘1’代表开关闭...
【专利技术属性】
技术研发人员：蒲杰，胡刚毅，付东兵，张正平，李梁，李婷，徐代果，徐鸣远，沈晓峰，万贤杰，王友华，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆,50
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