基于FDSOI的gg-NMOS器件制造技术

本发明专利技术实施例提供了一种基于FDSOI的gg‑NMOS器件，包括：P型衬底、埋氧层、源极、漏极、栅极和外接电阻；外接电阻的一端与漏极连接，在外接电阻与漏极之间接入静电输入端，外接电阻的另一端与P型衬底连接；P型衬底的表面上一侧形成有埋氧层，在埋氧层的表面上形成有源极和漏极，源极和漏极之间形成的沟道上形成有栅极，栅极与源极均接地。本发明专利技术实施例提供的基于FDSOI的gg‑NMOS器件，在静电输入端与P型衬底之间接入外接电阻，可以通过不同阻值的外接电阻确定合适的触发电压以满足不同ESD防护的需求。相比于现有技术中存在的基于FDSOI的gg‑NMOS器件，可以实现更低的触发电压，节约了成本。

Gg-NMOS Devices Based on FDSOI

The embodiment of the present invention provides a gg_NMOS device based on FDSOI, including: P-type substrate, buried oxygen layer, source, drain, gate and external resistance; one end of the external resistance is connected with the drain, and an electrostatic input end is connected between the external resistance and the drain; the other end of the external resistance is connected with the P-type substrate; the surface of the P-type substrate is formed with an embedded oxygen layer on one side, and the surface of the buried oxygen layer is formed. Active and drain poles are formed on the surface, and a grid is formed on the channel formed between the source and drain poles. Both the grid and the source poles are grounded. The GG NMOS device based on FDSOI provided in the embodiment of the present invention connects an external resistor between the electrostatic input terminal and the P-type substrate, and can determine an appropriate trigger voltage to meet the needs of different ESD protection through the external resistors of different resistance values. Compared with the existing FDSOI-based GG NMOS devices, it can achieve lower trigger voltage and save cost.

【技术实现步骤摘要】
基于FDSOI的gg-NMOS器件
本专利技术实施例涉及半导体集成电路的静电放电保护
，更具体地，涉及基于FDSOI的gg-NMOS器件。
技术介绍
集成电路的静电放电(ElectrostaticDischarge，ESD)现象是芯片在浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程。由于集成电路芯片的内阻很低，当ESD现象发生时，会产生一个瞬时(耗时100～200纳秒，上升时间仅约0.1～10纳秒)、高峰值(几安培)的电流，并且产生大量焦耳热，从而会造成集成电路芯片失效问题。对于先进的薄膜全耗尽绝缘衬底上硅(FullyDepleted-Silicon-On-Insulator，FDSOI)工艺来说，传统基于FDSOI的栅极接地NMOS(gategroundedNMOS，gg-NMOS)器件在静电输入端VESD发生ESD冲击时，gg-NMOS器件处于关闭状态不泄放电流，从而在漏极会形成相对较高的电压，当在漏极的电压达到沟道与漏极形成的反向pn结的雪崩击穿电压后，大量的非平衡载流子会形成于漏极，并在漏极等效高电场的作用下向源区运动，同时在沟道底部逐渐积累较高的电势，当沟道底部形成的电压高于沟道与源极形成的pn结的开启电压时，基于FDSOI的gg-NMOS器件内部寄生的npnBJT就会开启，并且处于放大状态，以快速的泄放ESD电路，从而使ESD电流传导到地。由于现有基于FDSOI的gg-NMOS在ESD事件下是基于雪崩击穿开启，即只有当漏极的电压达到沟道与漏极形成的反向pn结的雪崩击穿电压后基于FDSOI的gg-NMOS才能在ESD事件下正常工作，雪崩击穿电压为定值且较高，导致基于FDSOI的gg-NMOS器件的触发电压为定值且较高，而且不可调节，不能满足基于FDSOI工艺下内部核心电路的ESD设计窗口，无法实现不同触发电压的ESD保护，进而不能提供有效的ESD保护。
技术实现思路
为克服上述问题或者至少部分地解决上述问题，本专利技术实施例提供了一种基于FDSOI的gg-NMOS器件。本专利技术实施例提供了一种基于FDSOI的gg-NMOS器件，包括：P型衬底、埋氧层、源极、漏极、栅极和外接电阻；所述外接电阻的一端与所述漏极连接，在所述外接电阻与所述漏极之间接入静电输入端，所述外接电阻的另一端与所述P型衬底连接；所述P型衬底的表面上一侧形成有所述埋氧层，在所述埋氧层的表面上形成有所述源极和所述漏极，所述源极和所述漏极之间形成的沟道上形成有所述栅极，所述栅极与所述源极均接地。本专利技术实施例提供的一种基于FDSOI的gg-NMOS器件，在静电输入端VESD与P型衬底200之间接入外接电阻201，可以通过不同阻值的外接电阻确定合适的触发电压以满足不同ESD防护的需求。同时，本专利技术实施例中提供的基于FDSOI的gg-NMOS器件，相比于现有技术中存在的基于FDSOI的gg-NMOS器件，可以实现更低的触发电压，节约了成本。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有技术中存在的基于FDSOI工艺的gg-NMOS器件的结构示意图；图2为本专利技术实施例提供的一种基于FDSOI的gg-NMOS器件的结构示意图；图3为本专利技术实施例提供的一种基于FDSOI的gg-NMOS器件的结构示意图；图4为本专利技术实施例提供的一种基于FDSOI的gg-NMOS器件中衬底引出区的结构示意图；图5为现有基于FDSOI工艺的gg-NMOS器件与本专利技术实施例中提供的基于FDSOI工艺的gg-NMOS器件的ESD性能比较图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术实施例的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术实施例的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。在本专利技术实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术实施例中的具体含义。如图1所示为现有技术中存在的基于FDSOI工艺的gg-NMOS器件的结构示意图，图1中P型衬底100的表面上一侧形成有衬底引出区101，且衬底引出区接地。P型衬底100的表面上另一侧形成有埋氧区102，埋氧区102的表面上设置有源极103和漏极104，在源极103和漏极104之间存在有沟道105，在沟道105上设置有栅极106，源极103和栅极106均接地。漏极104则与静电输入端VESD连接。由于现有技术中存在的基于FDSOI工艺的gg-NMOS器件主要是通过使漏极的电压达到沟道105与漏极104形成的反向pn结的雪崩击穿电压后，且当沟道105底部形成的电压高于沟道105与源极103形成的pn结的开启电压时，基于FDSOI的gg-NMOS器件内部寄生的npnBJT就会开启，并且处于放大状态，以快速的泄放ESD电路，从而使ESD电流传导到地。由于雪崩击穿电压固定，导致整个基于FDSOI工艺的gg-NMOS器件的触发电压为定值，无法满足基于FDSOI工艺下内部核心电路的ESD设计窗口，无法实现不同触发电压的ESD保护，进而不能提供有效的ESD保护。为此，如图2所示，本专利技术实施例提供了一种基于FDSOI的gg-NMOS器件，包括：P型衬底200、埋氧层202、源极203、漏极204、栅极206和外接电阻201；外接电阻201的一端与漏极204连接，在外接电阻201与漏极204之间接入静电输入端VESD，外接电阻201的另一端与P型衬底200连接；P型衬底200的表面上一侧形成有埋氧层202，在埋氧层202的表面上形成有源极203和漏极204，源极203和漏极204之间形成的沟道205上形成有栅极206，栅极206与源极203均接地。具体地，本专利技术实施例中提供的基于FDSOI的gg-NMOS器件中，埋氧层为BOX层，具体材料为二氧化硅，沟道205实际上是P--注入区，是本征区。源极203和P型衬底200之间的埋氧层202内会等效出一个寄生电容207，这个寄生电容207可看做是埋氧层形成的平行板电容。寄生电容207、P型衬底200与外接电阻201串本文档来自技高网...

【技术保护点】
1.一种基于FDSOI的gg‑NMOS器件，其特征在于，包括：P型衬底、埋氧层、源极、漏极、栅极和外接电阻；所述外接电阻的一端与所述漏极连接，在所述外接电阻与所述漏极之间接入静电输入端，所述外接电阻的另一端与所述P型衬底连接；所述P型衬底的表面上一侧形成有所述埋氧层，在所述埋氧层的表面上形成有所述源极和所述漏极，所述源极和所述漏极之间形成的沟道上形成有所述栅极，所述栅极与所述源极均接地。

【技术特征摘要】
1.一种基于FDSOI的gg-NMOS器件，其特征在于，包括：P型衬底、埋氧层、源极、漏极、栅极和外接电阻；所述外接电阻的一端与所述漏极连接，在所述外接电阻与所述漏极之间接入静电输入端，所述外接电阻的另一端与所述P型衬底连接；所述P型衬底的表面上一侧形成有所述埋氧层，在所述埋氧层的表面上形成有所述源极和所述漏极，所述源极和所述漏极之间形成的沟道上形成有所述栅极，所述栅极与所述源极均接地。2.根据权利要求1所述的基于FDSOI的gg-NMOS器件，其特征在于，所述外接电阻的阻值根据所述gg-NMOS器件的目标触发电压确定。3.根据权利要求1所述的基于FDSOI的gg-NMOS器件，其特征在于，所述P型衬底的表面上另一侧形成有衬底引出区，所述衬底引出区用于使所述P型衬底中的载流子定向流动；所述外接电阻的另一端通过所述衬底引出区与所述P型衬...

【专利技术属性】
技术研发人员：王源，张立忠，何燕冬，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京,11