用于具有双侧金属化的半导体器件的背侧接触电阻减小制造技术

公开了用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术提供了恢复在制作背侧接触时本来存在的低接触电阻的方法，由此减少或消除了劣化晶体管性能的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积非常高掺杂的晶体半导体材料，以提供增强的欧姆接触性质。在一些情况下，可以(在前侧处理期间)在转移晶片上形成的一个或多个晶体管的替换S/D区下方形成背侧源极/漏极(S/D)蚀刻停止层，从而在形成背侧接触沟槽时，背侧S/D蚀刻停止层可以帮助在消耗掉S/D材料的部分或全部之前停止背侧接触蚀刻工艺。可以描述和/或公开其它实施例。

Reduction of Back Contact Resistance for Semiconductor Devices with Bilateral Metallization

A technique for reducing the back contact resistance of semiconductor devices with bilateral metallization (MOBS) is disclosed. In some embodiments, the techniques described herein provide a method of restoring the low contact resistance inherent in the manufacture of back contacts, thereby reducing or eliminating parasitic external resistance that degrades transistor performance. In some embodiments, the technology includes the addition of highly doped crystal semiconductor materials epitaxially deposited in the back contact groove to provide enhanced ohmic contact properties. In some cases, a back source/drain (S/D) etching stop layer can be formed below the substitution S/D region of one or more transistors formed on the transfer chip (during the front processing). Thus, when forming a back contact groove, the back S/D etching stop layer can help stop the back contact etching process before consuming part or all of the S/D material. Other embodiments may be described and/or disclosed.

【技术实现步骤摘要】
【国外来华专利技术】用于具有双侧金属化的半导体器件的背侧接触电阻减小
技术介绍
半导体器件是利用诸如硅、锗和砷化镓的半导体材料的电子性质的电子部件。场效应晶体管(FET)是一种包括如下三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，载流子(例如，电子或空穴)通过沟道从源极流到漏极。在电荷载流子是电子的实例中，FET被称为n沟道器件，并且在电荷载流子是空穴的实例中，FET被称为p沟道器件。一些FET具有第四端子，被称为主体或衬底，其可以用于对晶体管进行偏置。此外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质层。FinFET是一种在半导体材料的薄带(通常称为鳍状物)周围构建的MOSFET晶体管。FinFET器件的导电沟道存在于鳍状物的与栅极电介质相邻的外部部分上。具体而言，电流沿鳍状物的两个侧壁(垂直于衬底表面的侧面)/在两个侧壁内以及沿鳍状物的顶部(平行于衬底表面的侧面)延伸。因为这种配置的导电沟道实质上沿着鳍状物的三个不同外部平面区域而存在，所以有时将这种FinFET设计称为三栅极晶体管。还有其它类型的FinFET配置可用，例如所谓的双栅极FinF本文档来自技高网...

【技术保护点】
1.一种集成电路(IC)，包括：衬底；晶体管，其在所述衬底上方并且包括单晶半导体材料层，其中，所述晶体管包括：栅极；所述栅极上方的沟道；以及与所述沟道相邻的源极和漏极(S/D)区，其中，所述源极区包括第一掺杂剂浓度，并且其中，所述漏极区包括第二掺杂剂浓度；所述S/D区中的至少一个上方的接触层；以及所述接触层和所述S/D区中的所述至少一个之间的接触电阻减小层，其中，所述接触电阻减小层包括第三掺杂剂浓度，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方厘米(cm)1E20个原子的；处于所述晶体管下方并且在所述晶体管和所述衬底之间的至少一个金属化层；以及所述晶体...

【技术特征摘要】
【国外来华专利技术】1.一种集成电路(IC)，包括：衬底；晶体管，其在所述衬底上方并且包括单晶半导体材料层，其中，所述晶体管包括：栅极；所述栅极上方的沟道；以及与所述沟道相邻的源极和漏极(S/D)区，其中，所述源极区包括第一掺杂剂浓度，并且其中，所述漏极区包括第二掺杂剂浓度；所述S/D区中的至少一个上方的接触层；以及所述接触层和所述S/D区中的所述至少一个之间的接触电阻减小层，其中，所述接触电阻减小层包括第三掺杂剂浓度，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方厘米(cm)1E20个原子的；处于所述晶体管下方并且在所述晶体管和所述衬底之间的至少一个金属化层；以及所述晶体管上方的至少一个金属化层。2.根据权利要求1所述的IC，其中，所述单晶半导体材料层包括小于每平方cm1E8个位错或晶界缺陷。3.根据权利要求1所述的IC，其中，所述单晶半导体材料层包括IV族半导体材料和III-V族半导体材料中的至少一种。4.根据权利要求1所述的IC，其中，所述晶体管还包括处于所述栅极和所述沟道之间的栅极电介质层。5.根据权利要求1所述的IC，其中，所述S/D区包括n型掺杂剂和p型掺杂剂中的一种。6.根据权利要求1所述的IC，其中，所述第一掺杂剂浓度和所述第二掺杂剂浓度大致等于或小于每立方cm5E20个原子。7.根据权利要求1所述的IC，其中，所述接触层包括金属和金属合金材料中的一种。8.根据权利要求1所述的IC，其中，所述接触电阻减小层包括IV族半导体材料和III-V族半导体材料中的至少一种。9.根据权利要求1所述的IC，其中，所述接触电阻减小层包括所述S/D区中包括的复合材料，但所述复合材料中的至少一种成分的浓度更大。10.根据权利要求1所述的IC，其中，所述接触电阻减小层包括n型掺杂剂和p型掺杂剂中的一种。11.根据权利要求1所述的IC，其中，所述第三掺杂剂浓度大致等于或大于每立方cm5E20个原子。12.根据权利要求1所述的IC，其中，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方cm3E20个原子。13.根据权利要求1所述的IC，还包括处于所述接触电阻减小层和所述S/D区中的所述至少一个之间的碳掺杂层。14.根据权利要求1所述的IC，其中，所述晶体管包括平面配置、鳍状物配置和纳米线配置中的一种。15.根据权利要求1所述的IC，其中，所述晶体管是p沟道金属氧化物半导体场效应晶体管(p-MOS)和n沟道金属氧化物半导体场效应晶体管(n-MOS)中的一种。16.一种互补金属氧化物半导体(CMOS)器件，包括根据权利要求1-15中任一项所述的晶体管。17.一...

【专利技术属性】
技术研发人员：G·A·格拉斯，A·S·默西，K·贾姆布纳坦，C·S·莫哈帕特拉，M·J·科布林斯基，P·莫罗，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US