一种安全的加密芯片可测试性设计结构制造技术

本发明专利技术公开了一种保护加密芯片免受扫描攻击的可测试性设计结构。该安全的可测试性设计结构在常规扫描设计结构的基础上引入了密钥屏蔽逻辑、移位使能逻辑和安全扫描控制器。如果加密芯片在上电或复位后首先进入功能模式，在安全扫描控制器的控制下，密钥屏蔽逻辑允许加载密钥，但移位使能逻辑会禁止电路切换到测试模式，从而避免了加密信息的泄露；反之，如果加密芯片在上电或复位后首先进入测试模式，在安全扫描控制器的控制下，扫描移位和响应捕获能够正常进行，但密钥被隔离，从而保证了从扫描链移出的数据与密钥无关。本发明专利技术通过增加较少的硬件逻辑，在保证电路可测试性的前提下，能够抵御所有潜在的基于扫描的侧信道攻击。

A Secure Design Architecture for Testability of Encryption Chips

The invention discloses a testability design structure for protecting encryption chips from scanning attacks. The secure testability design architecture introduces key shielding logic, shift enabling logic and secure scan controller on the basis of conventional scan design architecture. If the encryption chip enters the functional mode first after power-on or reset, under the control of the security scanning controller, the key shielding logic allows loading the key, but the shift enabling logic prevents the circuit from switching to the test mode, thus avoiding the leakage of the encrypted information; conversely, if the encryption chip enters the test mode first after power-on or reset, it will be controlled by the security scanning controller. Under this system, the scan shift and response capture can proceed normally, but the key is isolated, thus ensuring that the data removed from the scan chain is independent of the key. By adding less hardware logic, the invention can resist all potential scan-based side channel attacks on the premise of ensuring circuit testability.

【技术实现步骤摘要】
一种安全的加密芯片可测试性设计结构
本专利技术属于硬件安全领域，更具体地，涉及一种用于保护加密芯片免受扫描攻击的可测试性设计结构。
技术介绍
为了保护数据的完整性和机密性，加密算法在信息安全领域被广泛使用，其中高级加密标准AES加密算法是对称密钥加密中最流行的算法之一。在很多情况下，加密算法是在硬件中实现的，这是因为相对于软件实现而言，硬件实现有很多优点，例如可以提供很高的数据吞吐率。在加密算法的硬件实现中，密钥通常存储在模块内，并且不能轻易访问。由于加密芯片对故障是零容忍的，因此应对它进行严格测试，以确保其能够正常运行。扫描设计是工业界应用最广泛的可测试性设计技术，它通过把触发器改造成扫描单元并串联成链来控制和观察触发器的状态，从而使电路的可控性和可观察性得到明显改善，为芯片测试带来了极大的便利。然而，扫描设计为非法用户从加密芯片窃取密钥信息打开了一个后门，基于扫描的攻击严重威胁加密硬件的安全性。基于扫描的攻击一般过程如下：首先把加密芯片设置为功能模式，在输入端加载预先计算好的明文，实施一轮加密算法，中间加密结果存储在扫描链中。然后把电路切换到测试模式，通过扫描操作移出中间加密结果本文档来自技高网...

【技术保护点】
1.一种安全的加密芯片可测试性设计结构，其特征在于，在常规扫描设计的基础上加入了密钥屏蔽逻辑、移位使能逻辑和安全扫描控制器。密钥屏蔽逻辑用于在测试模式下隔离加密密钥；移位使能逻辑用于在功能模式下禁用扫描移位操作，从而保护扫描链中的秘密信息。安全扫描控制器通过产生的安控信号来控制密钥屏蔽逻辑和移位使能逻辑。如果加密芯片在上电或复位后首先进入功能模式，安全扫描控制器允许密钥被加载，但禁止芯片从功能模式切换到测试模式，从而避免了中间加密信息的泄露。如果加密芯片在上电或复位后首先进入测试模式，安全扫描控制器控制密钥屏蔽逻辑使之隔离密钥，这保证了从扫描链移出的数据与密钥无关，并禁止从测试模式到功能模式的...

【技术特征摘要】
1.一种安全的加密芯片可测试性设计结构，其特征在于，在常规扫描设计的基础上加入了密钥屏蔽逻辑、移位使能逻辑和安全扫描控制器。密钥屏蔽逻辑用于在测试模式下隔离加密密钥；移位使能逻辑用于在功能模式下禁用扫描移位操作，从而保护扫描链中的秘密信息。安全扫描控制器通过产生的安控信号来控制密钥屏蔽逻辑和移位使能逻辑。如果加密芯片在上电或复位后首先进入功能模式，安全扫描控制器允许密钥被加载，但禁止芯片从功能模式切换到测试模式，从而避免了中间加密信息的泄露。如果加密芯片在上电或复位后首先进入测试模式，安全扫描控制器控制密钥屏蔽逻辑使之隔离密钥，这保证了从扫描链移出的数据与密钥无关，并禁止从测试模式到功能模式的切换请求。2.根据权利要求1的安全可测试性设计结构，其特征在于，安全扫描控制器具有三个输入信号：时钟输入信号,系统复位信号和系统测试控制信号，以及一个输出信号:安控信号。安控信号用来控制密钥屏蔽逻辑和移位使能逻辑。如果加密芯片...

【专利技术属性】
技术研发人员：王伟征，蔡烁，
申请(专利权)人：长沙理工大学，
类型：发明
国别省市：湖南,43