一种集成电路相移掩模制造方法技术

本发明专利技术公开了一种集成电路相移掩模制造方法，包括如下步骤：曝光、烘烤、显影、铬蚀刻、去胶、铬条宽量测、评估计算加蚀刻时间、金属层保护工艺、加蚀刻、去胶、相移层蚀刻、涂胶、曝光、显影、蚀刻、去胶、清洗、图形检测、贴膜、颗粒检测、包装出货。本发明专利技术的集成电路用相移掩模制造方法，在现有的制作流程中增加铬条宽量测，通过对相移层蚀刻前金属层条宽进行测量，通过铬条宽评估是否需进行加蚀刻，若需要进行加蚀刻则需进行金属层保护工艺、加蚀刻工艺，实现对相移掩模最终条宽偏差的控制，从而克服现有流程去胶后条宽异常造成报废。

A Manufacturing Method of Integrated Circuit Phase Shift Mask

The invention discloses a manufacturing method of integrated circuit phase shift mask, which includes the following steps: exposure, baking, development, chromium etching, de-gluing, measurement of chromium strip width, evaluation and calculation of etching time, metal layer protection process, adding etching, de-gluing, phase shift layer etching, coating, exposure, development, etching, de-gluing, cleaning, graphic detection, coating, particle detection, packaging and shipment. \u3002 The phase shift mask manufacturing method for integrated circuits of the present invention adds the measurement of the chromium strip width in the existing manufacturing process, measures the metal strip width before etching of the phase shift layer, evaluates whether additional etching is needed by the chromium strip width, and if additional etching is needed, the metal layer protection process and the additional etching process are needed to realize the control of the final strip width deviation of the phase shift mask, so as to control the final strip width deviation of the phase shift mask. The abnormal strip width after the existing process is degummed causes scrap.

【技术实现步骤摘要】
一种集成电路相移掩模制造方法
本专利技术属于半导体
，尤其涉及一种集成电路相移掩模制造方法。
技术介绍
近年来随着半导体制造技术的快速发展，器件尺寸不断缩小，器件集成度越来越高，根据摩尔定律，晶体管的数量每18个月就要翻一番，这对光刻技术提出更高要求。而光刻技术的提高离不开掩模，器件尺寸的不断缩小，对应掩模上的芯片图形关键尺寸首先要缩小。这对掩模条宽要求越来越严格，对掩模条宽控制精度也就提出更高要求，条宽偏差为评价掩模的关键指标之一。相移掩模是在一般二元掩模中增加一层相移材料(MosiN),相比二元掩模制作过程更为复杂。从基板材料、刻画图形、曝光、显影、铬层蚀刻到相移层蚀刻等均会对掩模条宽偏差产生影响，制程条件的变化以及材料的不稳定都会对条宽控制带来不利的影响，也增加了条宽偏差的控制难度。传统的掩模制作通常在掩模制作完成后对条宽进行量测，此时如条宽无法满足产品要求，由于产品已制作完成，产品只能报废处理。
技术实现思路
本专利技术要解决的技术问题传统的掩模制作方法制作的产品由于条宽不满足要求只能报废处理的缺陷，提供一种集成电路相移掩模制造方法。为了解决上述技术问题，本专利技术提供了如下的技术方案：一种集成电路相移掩模制造方法，其特征在于，包括如下步骤：曝光、烘烤、显影、铬蚀刻、去胶、铬条宽量测、评估计算加蚀刻时间、金属层保护工艺、加蚀刻、去胶、相移层蚀刻、涂胶、曝光、显影、蚀刻、去胶、清洗、图形检测、贴膜、颗粒检测、包装出货。进一步的，所述的曝光包含选自313nm～436nm的波长范围的多个波长的光的复合光。进一步的，所述金属层保护工艺中金属层与遮光部对应的区域形成金属走线的图形。本专利技术所达到的有益效果是：本专利技术的集成电路用相移掩模制造方法，在现有的制作流程中增加铬条宽量测，通过对相移层蚀刻前金属层条宽进行测量，通过铬条宽评估是否需进行加蚀刻，若需要进行加蚀刻则需进行金属层保护工艺、加蚀刻工艺，实现对相移掩模最终条宽偏差的控制，从而克服现有流程去胶后条宽异常造成报废。具体实施方式以下对本专利技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。实施例一种集成电路用相移掩模制造方法，依次包括以下步骤：曝光、烘烤、显影、铬蚀刻、去胶、铬条宽量测、评估计算加蚀刻时间、金属层保护工艺、加蚀刻、去胶、相移层蚀刻、涂胶、曝光、显影、蚀刻、去胶、清洗、图形检测、贴膜、颗粒检测、包装出货。最后应说明的是：以上所述仅为本专利技术的优选实施例而已，并不用于限制本专利技术，尽管参照前述实施例对本专利技术进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本专利技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种集成电路相移掩模制造方法，其特征在于，包括如下步骤：曝光、烘烤、显影、铬蚀刻、去胶、铬条宽量测、评估计算加蚀刻时间、金属层保护工艺、加蚀刻、去胶、相移层蚀刻、涂胶、曝光、显影、蚀刻、去胶、清洗、图形检测、贴膜、颗粒检测、包装出货。

【技术特征摘要】
1.一种集成电路相移掩模制造方法，其特征在于，包括如下步骤：曝光、烘烤、显影、铬蚀刻、去胶、铬条宽量测、评估计算加蚀刻时间、金属层保护工艺、加蚀刻、去胶、相移层蚀刻、涂胶、曝光、显影、蚀刻、去胶、清洗、图形检测、贴膜、颗粒检测、包装出货。2.如权利要...

【专利技术属性】
技术研发人员：刘维维，尤春，季书凤，胡超，
申请(专利权)人：无锡中微掩模电子有限公司，
类型：发明
国别省市：江苏,32