制造具有垂直沟道结构的半导体装置的方法制造方法及图纸

提供了一种制造具有垂直沟道结构的半导体装置的方法。所述方法包括：(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构；(b)在堆叠结构上形成掩模图案；(c)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的层间绝缘层的第n层间绝缘层；(d)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的牺牲层的第n牺牲层；(e)蚀刻掩模图案的侧壁；(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层；(g)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层；(h)通过重复操作(e)至(g)来形成阶梯结构。可以防止半导体装置的穿孔缺陷并且可以通过减少光刻工艺的数量来减少工艺成本。

Method for manufacturing semiconductor devices with vertical channel structure

A method for manufacturing a semiconductor device with a vertical channel structure is provided. The method includes: (a) forming a stacking structure by alternately stacking the interlayer insulation layer a n d the sacrificial layer on the substrate n times; (b) forming a mask pattern on the stacking structure; (c) selectively etching the N interlayer insulation layer as the top interlayer insulation layer of the stacking structure by using the mask pattern as the etching mask; (d) using the mask pattern as the etching mask to etch the N interlayer insulation layer of the top interlayer insulation layer of the stacking structure; (d) using the mask pattern as the etching mask. Selectively etch the N sacrificial layer as the top sacrificial layer of stacked structures; (e) etch the sidewalls of mask patterns; (f) selectively etch multiple interlayer insulating layers by using etched mask patterns as etching masks; (g) selectively etch multiple sacrificial layers by using etched mask patterns as etching masks; (h) form ladders by repeating operations (e) to (g) Structure. Perforation defects in semiconductor devices can be prevented and process costs can be reduced by reducing the number of lithography processes.

【技术实现步骤摘要】
制造具有垂直沟道结构的半导体装置的方法
专利技术构思涉及一种制造半导体装置的方法，更具体地讲，涉及一种制造具有垂直沟道结构的半导体装置的方法。
技术介绍
已经提出了具有代替普通平面晶体管结构的垂直沟道结构的半导体装置，作为提高半导体装置的集成度的方法中的一种。在制造具有这样的垂直沟道结构的半导体装置的字线垫的工艺中，需要防止穿孔缺陷(punchingdefect)并减少工艺成本。
技术实现思路
专利技术构思防止具有垂直沟道结构的半导体装置的穿孔缺陷并减少具有垂直沟道结构的半导体装置的工艺成本。根据专利技术构思的一个方面，提供的一种制造半导体装置的方法包括：(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构；(b)在堆叠结构上形成掩模图案；(c)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的层间绝缘层的第n层间绝缘层；(d)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的牺牲层的第n牺牲层；(e)蚀刻掩模图案的侧壁；(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层；(g)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层；(h)通过重复操作(e)至(g)来形成阶梯结构。附图说明通过下面结合附图的详细描述，将更清楚地理解专利技术构思的实施例，在附图中：图1是根据实施例制造的半导体装置的存储单元阵列的等效电路图；图2是用于描述根据实施例制造的半导体装置的剖视图；图3A至图3N是用于描述根据实施例的制造半导体装置的方法的剖视图；图4A至图4D是用于描述根据对比示例的制造半导体装置的方法的示图；以及图4B是图4A的区域A的放大图。具体实施方式图1是根据实施例制造的半导体装置的存储单元阵列10的等效电路图。图1示例性地示出具有垂直沟道结构的垂直NAND半导体装置。参照图1，存储单元阵列10可以包括多个存储单元串11。每个存储单元串11可以具有垂直结构，并且由此与基底210的主表面的延伸方向垂直地延伸(参见图2)。存储单元串11可以形成存储单元块13。每个存储单元串11可以包括第一存储单元MC1至第n存储单元MCn、串选择晶体管SST和地选择晶体管GST。在每个存储单元串11中，地选择晶体管GST、第一存储单元MC1至第n存储单元MCn以及串选择晶体管SST可以垂直地串联布置。这里，第一存储单元MC1至第n存储单元MCn可以存储数据。第一字线WL1至第n字线WLn分别与第一存储单元MC1至第n存储单元MCn结合，以分别控制第一存储单元MC1至第n存储单元MCn。可以根据半导体装置的容量适当地选择第一存储单元MC1至第n存储单元MCn的数量。第一位线BL1至第m位线BLm可以连接到在存储单元块13的第一列至第m列处布置的每个存储单元串11的一侧(例如，串选择晶体管SST的漏极侧)。共源极线CSL可以连接到存储单元串11的另一侧(例如，地选择晶体管GST的源极侧)。在存储单元串11的相同的层处，第一字线WL1至第n字线WLn可以公共地并分别地连接到第一存储单元MC1至第n存储单元MCn的栅极。可以通过分别驱动第一字线WL1至第n字线WLn来将数据编程到第一存储单元MC1至第n存储单元MCn、从第一存储单元MC1至第n存储单元MCn中读取数据或擦除数据。在每个存储单元串11中，串选择晶体管SST可以布置在第一位线BL1至第m位线BLm和第一存储单元MC1至第n存储单元MCn之间。在存储单元块13中，串选择晶体管SST可以通过使用连接到串选择晶体管SST的栅极的第一串选择线SSL1或第二串选择线SSL2来控制第一位线BL1至第m位线BLm和第一存储单元MC1至第n存储单元MCn之间的数据传输。地选择晶体管GST可以布置在第一存储单元MC1至第n存储单元MCn和共源极线CSL之间。在存储单元块13中，地选择晶体管GST可以通过使用连接到地选择晶体管GST的栅极的第一地选择线GSL1或第二地选择线GSL2来控制第一存储单元MC1至第n存储单元MCn和共源极线CSL之间的数据传输。图2是用于描述根据实施例制造的半导体装置100的剖视图。参照图2，半导体装置100可以被划分为单元区域110和字线垫区域130。在单元区域110中，缓冲绝缘层220可以形成在基底210上。具有柱形状的沟道区230可以在与基底210垂直的方向上延伸。沟道区230可以包括具有环形柱形状的沟道层231、填充沟道层231的填充绝缘层233和覆盖填充绝缘层233的顶端的垫235。多个晶体管可以在沟道区230的长度方向上围绕沟道区230形成。一个沟道区230可以形成一个存储单元串11(参见图1)。每个晶体管可以包括围绕每个沟道区230的侧壁形成的栅极绝缘层510以及围绕沟道区230并使栅极绝缘层510位于沟道区230和栅电极层530之间而形成的栅电极层530。沟道区230的顶端可以通过接触塞CP连接到位线BL1和BL2。栅电极层530可以通过层间绝缘层270彼此分开。为了使程序干扰现象最小化，层间绝缘层270的厚度L1、L2、L3、L4、L5和L6可以不同。因此，层间绝缘层270中的至少一个可以在厚度方面与其它层间绝缘层270不同。层间绝缘层270之间的厚度差可以为或更小。字线垫区域130中的栅电极层530可以通过接触塞CP连接到字线WL1、WL2、WL3和WL4、串选择线SSL1、地选择线GSL1。字线垫区域130的层间绝缘层270和栅电极层530可以具有阶梯形状，以在每个栅电极层530中形成接触塞CP。位线BL1和BL2、字线WL1、WL2、WL3和WL4、串选择线SSL1和地选择线GSL1可以形成在覆盖阶梯结构400(参见图3J)的绝缘层500上。图3A至图3N是用于描述根据实施例的制造半导体装置的方法的剖视图。参照图3A，可以在基底210的表面上形成缓冲绝缘层220。然后可以按照每个层来将牺牲层250和层间绝缘层270交替堆叠在缓冲绝缘层220上，由此可以形成堆叠结构200。例如，牺牲层250可以包括第一牺牲层至第六牺牲层250a、250b、250c、250d、250e和250f，层间绝缘层270可以包括第一层间绝缘层至第六层间绝缘层270a、270b、270c、270d、270e和270f。如图3A中所示，可以交替堆叠牺牲层250和层间绝缘层270，例如，可以将第一牺牲层250a设置在缓冲绝缘层220上，可以将第一层间绝缘层270a设置在第一牺牲层250a上，可以将第二牺牲层250b设置在第一层间绝缘层270a上。尽管在图3A中，牺牲层250和层间绝缘层270均包括六个层，但是专利技术构思的技术思想不限于此。基底210可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体的半导体材料。例如，IV族半导体可以包括硅、锗或硅-锗。基底210可以设置为体晶圆或外延层。缓冲绝缘层220可以是氧化硅层。牺牲层250可以是氮化硅层。层间绝缘层270可以是氧化硅层或低k电介质层。可以调节层间绝缘层270的厚度L1、L2、L3、L4、L5和L6，以使程序干扰现象最小化。因此，层间绝缘层270中的至少一个可以具有与其它层间绝缘层270的厚度不同的厚度。层间绝缘层270之间的厚度差可本文档来自技高网...

【技术保护点】
1.一种制造半导体装置的方法，所述方法包括：(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构；(b)在所述堆叠结构上形成掩模图案；(c)通过使用所述掩模图案作为蚀刻掩模来选择性地蚀刻作为所述堆叠结构的最上面的层间绝缘层的第n层间绝缘层；(d)通过使用所述掩模图案作为蚀刻掩模来选择性地蚀刻作为所述堆叠结构的最上面的牺牲层的第n牺牲层；(e)蚀刻所述掩模图案的侧壁；(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层；(g)通过使用所述蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层；以及(h)通过重复操作(e)至(g)来形成阶梯结构。

【技术特征摘要】
1.一种制造半导体装置的方法，所述方法包括：(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构；(b)在所述堆叠结构上形成掩模图案；(c)通过使用所述掩模图案作为蚀刻掩模来选择性地蚀刻作为所述堆叠结构的最上面的层间绝缘层的第n层间绝缘层；(d)通过使用所述掩模图案作为蚀刻掩模来选择性地蚀刻作为所述堆叠结构的最上面的牺牲层的第n牺牲层；(e)蚀刻所述掩模图案的侧壁；(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层；(g)通过使用所述蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层；以及(h)通过重复操作(e)至(g)来形成阶梯结构。2.根据权利要求1所述的方法，其中，包括在所述堆叠结构中的n个层间绝缘层中的至少一个层间绝缘层的厚度与包括在所述堆叠结构中的n-1个层中的至少一个层间绝缘层的厚度不同。3.根据权利要求1所述的方法，其中，操作(f)包括当重复k次操作(f)时同时蚀刻从第n-k层间绝缘层到第n...

【专利技术属性】
技术研发人员：赵成洙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR