半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置。多晶硅电阻的模塑封装工艺结束后的电阻变动率大。为了能够实现高精度的修调，期望实现一种几乎不受到由于模塑封装工艺而在基板产生的应力的影响的电阻。电阻元件形成于多个布线层，具有第1导电层(51)、第2导电层(52)以及层间导电层(53)的重复图案，所述第1导电层(51)形成于第1布线层，所述第2导电层(52)形成于第2布线层，所述层间导电层(53)将第1导电层(51)与第2导电层(52)连接。

Semiconductor Device

The invention provides a semiconductor device. The resistance change rate of polycrystalline silicon resistance after the packaging process is large. In order to achieve high-precision adjustments, it is expected to achieve a resistance that is hardly affected by the stress on the substrate due to the moulding and packaging process. The resistive element is formed in a plurality of wiring layers and has a repetitive pattern of the first conductive layer (51), the second conductive layer (52) and the interlayer conductive layer (53). The first conductive layer (51) is formed in the first wiring layer, the second conductive layer (52) is formed in the second wiring layer, and the interlayer conductive layer (53) connects the first conductive layer (51) with the second conductive layer (52).

【技术实现步骤摘要】
半导体装置
本专利技术涉及具有使用了电阻元件的修调电路的半导体装置。
技术介绍
当在半导体装置中设置有振荡电路的情况下，一般设置用于修调振荡电路的频率特性的修调电路。修调电路具有电阻，通过调整该电阻的电阻值，能够针对每个半导体装置(芯片)将振荡电路的振荡频率设定为期望的值。作为用于修调电路的电阻元件，公知有在形成晶体管等电路元件时使用的多晶硅电阻。公知不使半导体装置的制造工序复杂化就能够形成多晶硅电阻，其电阻率也高、面积小且能够实现高的电阻，在这点上是优异的，但在模塑封装工艺后电阻值发生变动。这是硅芯片上的电阻元件(多晶硅电阻)受到来自模塑树脂的应力，由于形状变化、压电效果等而发生电阻值的变动。在专利文献1中，为了尽量减小多晶硅电阻从模塑树脂受到的应力，确定配置多晶硅电阻的部位。现有技术文献专利文献专利文献1：日本特开2013-229509号公报
技术实现思路
专利技术所要解决的课题根据专利文献1，其目标在于，将从多晶硅电阻的晶圆状态(修调完成状态)起至模塑封装工艺结束后的多晶硅电阻的电阻变动率抑制为大概±0.5％以内。然而，近年来修调电路所要求的精度变高，期望尽可能地使电阻变动率降低。另外，在专利文献1公开的技术中，能够配置多晶硅电阻的部位受到制约，因此，布局的自由度不得不变低。其他课题和新颖的特征将根据本说明书的叙述以及附图而变得明确。用于解决课题的技术方案作为适合于修调电路的电阻元件，实现形成于多个布线层并将与半导体基板面垂直的方向设为主电阻的电阻元件。专利技术效果能够实现模塑封装工艺结束后的电阻变动率小的电阻。附图说明图1是半导体装置的框图。图2是振荡电路的电路图。图3是电阻元件的概念图。图4是电阻元件的安装例。图5A是电阻元件的电路图。图5B是电阻元件的布局(俯视图)。图6A是使用了电阻元件的修调电路的电路图。图6B是修调电路的布局(俯视图)。图7是救济流程。图8是示出电阻元件相对于封装应力的特性变动率的图。图9是示出封装应力的芯片内分布的图。图10是线性螺线管驱动电路。具体实施方式下面，参照附图，说明实施方式。首先，在图1中示出本实施例的半导体装置1的框图。在半导体装置1的基板上，形成晶体管等有源元件、电阻、电容器等无源元件。在半导体装置1中，使用这些元件来形成各种功能模块。在图1中，作为功能模块的例子，示出CPU(中央处理装置)2、RAM3、外围IP4、非易失性存储器5。作为外围IP，例如可列举A/D转换器那样的部件。在这些功能模块之间，经由总线10交换地址、数据。时钟产生电路7从片内振荡器(on-chiposcillator)8的振荡信号生成时钟，分配给这些功能模块。片内振荡器8具有电阻9。将电阻9的电阻值调整为规定的值，针对每个半导体装置1，将片内振荡器8的振荡频率设定为期望的值。将修调所需的修调代码写入到非易失性存储器5或者RAM3，基于经由寄存器6读出的修调代码，将电阻9的电阻值调整为规定的值。在图2中示出作为片内振荡器8的一个例子的振荡电路的电路图。振荡电路具有修调电路20、恒流生成电路21、电容器22、23、电容驱动电路24、25、比较器26、27、锁存电路28。电容驱动电路24具有源极·漏极路径串联连接的PMOS晶体管31以及NMOS晶体管32。NMOS晶体管32的源极连接到接地端子，漏极连接到PMOS晶体管31的漏极。PMOS晶体管31的漏极与NMOS晶体管32的漏极的接触点是电容驱动电路24的输出节点，连接有电容器22。将恒流生成电路21输出的输出电流Ir0×m输入到PMOS晶体管31的源极。此外，流过恒流生成电路21的PMOS晶体管41的源极·漏极路径的电流是Ir0，恒流生成电路21的PMOS晶体管42(43)的晶体管尺寸为PMOS晶体管41的晶体管尺寸的m倍。因此，将输出电流Ir0×m输入到PMOS晶体管31的源极。PMOS晶体管31的栅极与NMOS晶体管32的栅极共同连接，被输入锁存电路28的输出信号Q。电容器22连接于电容驱动电路24的输出节点与接地端子之间，从而在电容驱动电路24的输出节点，与蓄积于电容器22的电荷量相应地生成电压。在其输出节点连接有电容器23的电容驱动电路25也一样，省略详细说明，但PMOS晶体管33的栅极与NMOS晶体管34的栅极共同连接，被输入锁存电路28的输出信号QN。将振荡基准电压VREF输入到比较器26的非反相输入端子(+)，将电容驱动电路24的输出节点电压VCP0输入到反相输入端子(-)。比较器26根据振荡基准电压VREF与输出节点电压VCP0的大小关系，对置位信号S的逻辑电平进行切换。具体来说，比较器26在输出节点电压VCP0大于振荡基准电压VREF的情况下，将置位信号S设为高电平，在输出节点电压VCP0小于振荡基准电压VREF的情况下，将置位信号S设为低电平。对复位信号R的逻辑电平进行切换的比较器27也一样，省略详细说明，将振荡基准电压VREF输入到比较器27的非反相输入端子(+)，将电容驱动电路25的输出节点电压VCP1输入到反相输入端子(-)。此外，比较器26(27)为了稳定地对输出的置位信号S(复位信号R)的逻辑电平进行切换，优选是迟滞比较器。迟滞比较器如果将迟滞幅度设为dh，则在输出节点电压VCP0(VCP1)＞振荡基准电压VREF的情况下，将置位信号S(复位信号R)从低电平切换成高电平，在输出节点电压VCP0(VCP1)+dh＜振荡基准电压VREF的情况下，将置位信号S(复位信号R)从高电平切换成低电平。电阻9与恒流生成电路21的PMOS晶体管41的源极·漏极路径串联连接。电阻9的电阻值通过修调电路20来调整。将存储于寄存器6的修调代码输入到修调电路20，根据修调代码来调整电阻9的电阻值，从而调整流过PMOS晶体管41的源极·漏极路径的电流量Ir0。由此，调整输出的时钟的频率。在图3中示出用于本实施例中的电阻9的电阻元件的概念图。电阻元件形成于半导体装置的布线层。将形成半导体元件的半导体基板表面设为XY面，并将与XY面垂直的方向设为Z方向。电阻元件具有分别在X方向或者Y方向上延伸的下层导电层51和上层导电层52、两端分别连接到下层导电层51和上层导电层52并且在Z方向上延伸的层间导电层53，下层导电层51、层间导电层53和上层导电层52串联连接。在这里，将电阻元件的电阻值设为R，将电阻元件做成k+1个下层导电层51、k个上层导电层52和2k个层间导电层53串联连接。另外，将1个下层导电层51的电阻值设为Rxy_lower，将1个上层导电层52的电阻值设为Rxy_upper，将1个层间导电层53的电阻值设为Rz。此时，电阻元件的电阻值R由(式1)表示。R＝(k+1)×Rxy_lower+2k×Rz+k×Rxy_upper(式1)这是电阻元件在上层导电层52处与其他元件连接的情况下的公式。同样地，当在下层导电层51处与其他元件连接的情况下，由(式2)表示。R＝k×Rxy_lower+2k×Rz+(k+1)×Rxy_upper(式2)另外，将电阻元件的Z方向分量设为主电阻，因此，如下的(式3)的关系成立：Rz＞Rxy_lower+Rxy_upper(式3)如后所述，形成于布线层并且将Z方向分量设为主电阻的本实施例的电阻元件几本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具有：半导体基板；以及多个布线层，形成于所述半导体基板上，至少包括第1布线层以及第2布线层，在所述多个布线层形成有电阻元件，所述电阻元件具有第1导电层、第2导电层以及层间导电层的重复图案，所述第1导电层形成于所述第1布线层，所述第2导电层形成于所述第2布线层，所述层间导电层将所述第1导电层与所述第2导电层连接。

【技术特征摘要】
2017.06.27 JP 2017-1252111.一种半导体装置，其特征在于，具有：半导体基板；以及多个布线层，形成于所述半导体基板上，至少包括第1布线层以及第2布线层，在所述多个布线层形成有电阻元件，所述电阻元件具有第1导电层、第2导电层以及层间导电层的重复图案，所述第1导电层形成于所述第1布线层，所述第2导电层形成于所述第2布线层，所述层间导电层将所述第1导电层与所述第2导电层连接。2.根据权利要求1所述的半导体装置，其特征在于，所述层间导电层的电阻值大于所述第1导电层的电阻值与所述第2导电层的电阻值之和。3.根据权利要求1所述的半导体装置，其特征在于，所述层间导电层包括形成于所述第1导电层与所述第2导电层之间的金属层或者多晶硅层。4.根据权利要求1所述的半导体装置，其特征在于，所述多个布线层在所述第1布线层与所述第2布线层之间具有第3布线层，所述层间导电层具有形成于所述第3布线层的接合焊盘、将所述第1导电层与所述接合焊盘连接的第1导孔以及将所述第2导电层与所述接合焊盘连接的第2导孔。5.根据权利要求4所述的半导体装置，其特征在于，所述第1导孔以及所述第2导孔形成有将W层埋入于TiN层而形成的埋入层。6.根据权利要求1所述的半导体装置，其特征在于，在所述第1布线层中，将所述第1导电层的长度方向设为第1方向，并将与所述第1方向垂直的方向设为第2方向，包含于所述电阻元件中的多个所述层间导电层在所述第1方向和所述第2方向上排列成矩阵状。7.根据权利要求6所述的半导体装置，其特征在于，包含于所述电阻元件中的相邻的所述层间导电层彼此以半导体装置中的导孔的最小间隔配置。8.根据权利要求1所述的半导体装置，其特征在于，具...

【专利技术属性】
技术研发人员：桥本千惠美，矢山浩辅，常野克己，松崎智一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP