半导体装置制造方法及图纸

本发明专利技术的实施方式提供一种能够提高处理能力的半导体装置。实施方式的半导体装置包含输入接收器与数据输入用锁存电路。数据输入用锁存电路包含：第1反相器(IV3)，输出第1信号；第2及第3反相器(IV7及IV11)，分别输出第1及第2时钟信号；第1时钟产生电路(BT1)，产生相对于第1时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第3时钟信号(CKn)；第2时钟产生电路(BT2)，产生相对于第2时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第4时钟信号(CKp)；第4反相器(IV12)，输出第1信号的反转信号；以及数据锁存电路(IV13及IV14)，将第4反相器的输出信号锁存。

Semiconductor Device

The embodiment of the present invention provides a semiconductor device capable of improving processing capacity. The semiconductor device of the embodiment comprises an input receiver and a latch circuit for data input. The latch circuit for data input includes: the first inverter (IV3), the output of the first signal; the second and third inverters (IV7 and IV11), respectively, the output of the first and second clock signals; the first clock generating circuit (BT1), which generates the third clock signal (CKn) with delay and fast transition start of the logic level relative to the first clock signal; and the second clock generating circuit (BT2), which generates the third clock signal relative to the second clock. For signals, the 4th clock signal (CKp), the 4th inverter (IV12), the reverse signal of the 1st signal, and the data latch circuit (IV13 and IV14) latch the output signal of the 4th inverter.

【技术实现步骤摘要】
半导体装置[相关申请]本申请享有以日本专利申请2017-126189号(申请日：2017年6月28日)作为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
已知在设置在半导体衬底上的接口芯片上，通过硅贯通电极(TSV：Through-SiticonVia)而积层核心芯片的半导体装置。
技术实现思路
本专利技术的实施方式提供一种能够提高处理能力的半导体装置。实施方式的半导体装置包含输入接收器、及连接到输入接收器的数据输入用锁存电路。数据输入用锁存电路包含：第1反相器，基于从输入接收器接收到的输入信号而输出第1信号；第2反相器，基于第1选通信号而输出第1时钟信号；第3反相器，基于第1选通信号的反转信号即第2选通信号而输出第2时钟信号；第1时钟产生电路，连接到第2反相器的输出端子，产生跃迁开始相对于第1时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比第1时钟信号的逻辑电平的跃迁速度快的第3时钟信号；第2时钟产生电路，连接到第3反相器的输出端子，产生跃迁开始相对于第2时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比第2时本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于具备：输入接收器；以及数据输入用锁存电路，连接到所述输入接收器；且所述数据输入用锁存电路包含：第1反相器，基于从所述输入接收器接收到的输入信号而输出第1信号；第2反相器，基于第1选通信号而输出第1时钟信号；第3反相器，基于所述第1选通信号的反转信号即第2选通信号而输出第2时钟信号；第1时钟产生电路，连接到所述第2反相器的输出端子，产生跃迁开始相对于所述第1时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比所述第1时钟信号的所述逻辑电平的跃迁速度快的第3时钟信号；第2时钟产生电路，连接到所述第3反相器的输出端子，产生跃迁开始相对于所述第2时钟信号的逻辑电平的跃迁开始...

【技术特征摘要】
2017.06.28 JP 2017-1261891.一种半导体装置，其特征在于具备：输入接收器；以及数据输入用锁存电路，连接到所述输入接收器；且所述数据输入用锁存电路包含：第1反相器，基于从所述输入接收器接收到的输入信号而输出第1信号；第2反相器，基于第1选通信号而输出第1时钟信号；第3反相器，基于所述第1选通信号的反转信号即第2选通信号而输出第2时钟信号；第1时钟产生电路，连接到所述第2反相器的输出端子，产生跃迁开始相对于所述第1时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比所述第1时钟信号的所述逻辑电平的跃迁速度快的第3时钟信号；第2时钟产生电路，连接到所述第3反相器的输出端子，产生跃迁开始相对于所述第2时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比所述第2时钟信号的所述逻辑电平的跃迁速度快的第4时钟信号；第4反相器，根据所述第3及第4时钟信号输出所述第1信号的反转信号；以及数据锁存电路，根据第3及第4时钟信号将所述第4反相器的输出信号锁存。2.根据权利要求1所述的半导体装置，其特征在于：所述第1时钟产生电路包含：第1PMOS晶体管，栅极连接到所述第2反相器的所述输出端子，源极连接到电源电压端子，漏极连接到所述第1时钟产生电路的输出端子；以及第1NMOS晶体管，栅极连接到所述电源电压端子，源极及漏极中的任一者连接到所述第2反相器的输入端子，源极及漏极中的任意另一者连接到所述第1时钟产生电路的所述输出端子；且所述第2时钟产生电路包含：第2NMOS晶体管，栅极连接到所述第3反相器的所述输出端子，源极接地，漏极连接到所述第2时钟产生电路的输出端子；以及第2PMOS晶体管，栅极接地，源极及漏极中的任一者连接到所述第3反相器的输入端子，源极及漏极中的任意另一者连接到所述第2时钟产生电路的所述输出端子。3.一种半导体装置，其特征在于具备：输入接收器；及数据输入用锁存电路，连接到所述输入接收器；且所述数据输入用锁存电路具备：第1反相器，基于从所述输入接收器接收到的输入信号而输出第1信号；第2反相器，基于第1选通信号而输出第1时钟信号；第3反相器，基于所述第1选通信号的反转信号即第2选通信号而输出第2时钟信号；第4反相器，根据所述第1及第2时钟信号输出所述第1信号的反转信号；第1延迟电路，输出使所述第1选通信号比所述第1时钟信号延迟所得的第3时钟信号；第2延迟电路，输出使所述第2选通信号比所述第2时钟信号延迟所得的第4时钟信号；以及数据锁存电路，根据所述第3及第4时钟信号将所述第4反相器的输出信号锁存。4...

【专利技术属性】
技术研发人员：平嶋康伯，小柳胜，高山豊，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP