改善闪存单元擦除相关失效的工艺集成方法技术

本发明专利技术公开了一种改善闪存单元擦除相关失效的工艺集成方法，在闪存单元栅极结构和外围逻辑区栅极完成刻蚀后，进行如下步骤：步骤一，在闪存单元栅极结构的侧面和顶面形成一氧化硅层；步骤二，在氧化层外侧形成氮化硅层；步骤三，进行源极刻蚀；步骤四，将栅极结构外侧的氮化硅层和氧化硅层去除；步骤五，进行源极离子注入；步骤六，在栅极结构形成侧墙并进行浅沟道注入，形成轻掺杂漏区。本发明专利技术通过氮化硅层保留部分有源区，将被保护有源区的源极掺杂与有源区损失区域的掺杂相连接，在沟道反型时使后续的源极端可以与沟道有效连接，可以降低源极端的电阻，从而解决源极有源区硅损失不稳定导致的擦除电流变化较大的问题，提高擦除相关失效的良率。

【技术实现步骤摘要】
改善闪存单元擦除相关失效的工艺集成方法
本专利技术涉及半导体集成电路制造领域，具体属于一种改善闪存单元擦除相关失效的工艺集成方法。
技术介绍
闪存由于其具有高密度、低价格和电可编程、擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前，闪存单元主要是在65nm技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时，新的技术节点日益成熟，也促使闪存单元用高节点的技术进行生产。这意味着需要将闪存单元的尺寸进行缩减，按照原有结构进行的闪存单元的有源区宽度和沟道长度的缩减，都会使闪存单元的性能受到影响。为了提高闪存单元的密度而提出的源极自对准技术(self-align-source，简称SAS)(D.N.TangandW.J.Lu,“ProcessforSelfAligningaSourceregionwithaFieldOxideRegionandaPoly-siliconGate,”U.S.Patent5,120,671,June1992.)利用已经形成的闪存控制栅极来作为对准的依据。这种结构已经成为65nm技术节点的主流工艺，但是担心由于先进行刻本文档来自技高网...

【技术保护点】
1.一种改善闪存单元擦除相关失效的工艺集成方法，其特征在于，闪存单元栅极结构和外围逻辑区栅极完成刻蚀后，进行如下步骤：步骤一，在闪存单元的栅极结构的侧面和顶面形成一氧化硅层；步骤二，在栅极结构的氧化硅层外侧形成氮化硅层；步骤三，进行源极刻蚀；步骤四，将栅极结构外侧的氮化硅层和氧化硅层去除；步骤五，进行源极离子注入；步骤六，在栅极结构形成侧墙并进行浅沟道注入，形成轻掺杂漏区。

【技术特征摘要】
1.一种改善闪存单元擦除相关失效的工艺集成方法，其特征在于，闪存单元栅极结构和外围逻辑区栅极完成刻蚀后，进行如下步骤：步骤一，在闪存单元的栅极结构的侧面和顶面形成一氧化硅层；步骤二，在栅极结构的氧化硅层外侧形成氮化硅层；步骤三，进行源极刻蚀；步骤四，将栅极结构外侧的氮化硅层和氧化硅层去除；步骤五，进行源极离子注入；步骤六，在栅极结构形成侧墙并进行浅沟道注入，形成轻掺杂漏区。2.根据权利要求1所述的改善闪存单元擦除相关失效的工艺集成方法，其特征在于，在步骤一中，所述氧化硅层的厚度为15埃～40埃。3.根据权利要求1所述的改善闪存单元擦除相关失效的工艺集成方法，其特征在于，在步骤二中，所述氮化硅层的厚度为30埃～80埃。4.根据权利要求3所述的改善闪存单元擦除相关失效的工艺集成方法，其特征在于，所述氮化硅层的形成温度为620℃～680℃。5.根据权利要求1所述的改善闪存单元擦除相关失效的工艺集成方法，其特征在于，在步骤三中，闪存单元的栅极结构中间的未被氮化硅层和氧化硅层覆盖的有源区区域的硅被刻蚀。6.根据权利要求1所述的改善闪存单元擦除相关失效的工艺集成方法，其特征在于，在步骤四中，氮化硅层采用干法刻蚀，氧...

【专利技术属性】
技术研发人员：田志，彭翔，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31