一种抗latch-up的双向ESD防护器件制造技术

本发明专利技术提供一种抗latch‑up的双向ESD防护器件，包括：P型衬底、N型区、第一P+接触区、第一N+接触区、第一P+隔离区、第一P型埋层；第二P+接触区、第二N+接触区、第二P+隔离区、第二P型埋层；第一N+接触区、第一P+接触区通过金属短接形成金属阳极；第二N+接触区、第二P+接触区通过金属短接形成金属阳极，本发明专利技术可以通过调整P+接触区下方的P型埋层浓度来调节维持电流，从而避免器件发生闩锁；P型埋层的存在能够改变电流分布，使器件IV曲线呈现出多次snapback的特性，提高器件在ESD脉冲电流下的鲁棒性。

【技术实现步骤摘要】
一种抗latch-up的双向ESD防护器件
本专利技术属于电子科学与
，主要涉及到集成电路片上静电泄放(ElectroStaticDischarge，简称为ESD)防护技术，具体的说是涉及一类同时具有低功耗，强抗闩锁(latch-up)能力的，用于高压集成电路的ESD防护器件。
技术介绍
ESD即静电泄放，是自然界普遍存在的现象。ESD存在于人们日常生活的各个角落。而就是这样习以为常的电学现象对于精密的集成电路来讲却是致命的威胁。然而，对于已经完成封装的芯片来说，各个电源/输入/输出引脚就成为人体模型(HBM)，机器模型(MM)，人体金属模型(HMM)等脉冲电流的进入的通道。强的ESD脉冲不仅会造成芯片的硬失效，还会诱发由于ESD防护器件设计不当所带来的各种效应(如latch-up闩锁效应，softleakage软失效等)。除此之外，在芯片的制造过程中，只有极少数的的ESD失效可以直接检测出来。大部分的ESD损伤并不会对芯片的性能产生明显影响从而通过标准测试，最终进入到客户手中。这类芯片在各种应用场合中“带病工作”，不断的威胁着其所在系统的可靠性。对于高压集成电路而言，由于类闩本文档来自技高网...

【技术保护点】
1.一种抗latch‑up的双向ESD防护器件，其特征在于包括：P型衬底(00)、位于P型衬底上方的N型区(01)；位于N型区(01)内部上方左侧的第一P+接触区(211)、位于N型区(01)内部上方左侧的第一N+接触区(111)、位于N型区(01)内部上方左侧的第一P+隔离区(221)、位于N型区(01)内部的第一P型埋层(231)；其中，第一P+接触区(211)位于第一N+接触区(111)左侧，第一P+隔离区(221)位于第一N+接触区(111)右侧，第一P型埋层(231)位于第一N+接触区(111)、第一P+接触区(211)、第一P+隔离区(221)下方且与第一N+接触区(111)、第一...

【技术特征摘要】
1.一种抗latch-up的双向ESD防护器件，其特征在于包括：P型衬底(00)、位于P型衬底上方的N型区(01)；位于N型区(01)内部上方左侧的第一P+接触区(211)、位于N型区(01)内部上方左侧的第一N+接触区(111)、位于N型区(01)内部上方左侧的第一P+隔离区(221)、位于N型区(01)内部的第一P型埋层(231)；其中，第一P+接触区(211)位于第一N+接触区(111)左侧，第一P+隔离区(221)位于第一N+接触区(111)右侧，第一P型埋层(231)位于第一N+接触区(111)、第一P+接触区(211)、第一P+隔离区(221)下方且与第一N+接触区(111)、第一P+接触区(211)、第一P+隔离区(221)相切；位于N型区(01)内部上方右侧的第二P+接触区(212)、位于N型区(01)内部上方右侧的第二N+接触区(112)、位于N型区(01)内部上方右侧的第二P+隔离区(222)、位于N型区(01)内部第二P型埋层(232)；其中，第二P+接触区(212)位于第一N+接触区(112)右侧，第二P+隔离区(222)位于第一N+接触区(112)左侧，第二P型埋层(232)位于第二N+接触区(112)、第二P+接触区(212)、第二P+隔离区(222)下方且与第二N+接触区(112)、第二P+接触区(212)、第二P+隔离区(222)相切；第一N+接触区(...

【专利技术属性】
技术研发人员：乔明，肖家木，齐钊，梁龙飞，何林蓉，梁旦业，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51