包括具有增强功能的包埋式绝缘层的晶体管元件制造技术

在复杂的SOI晶体管元件中，包埋式绝缘层可以特别地设计成包含非标准介电材料。例如，可以将电荷俘获材料和/或高k介电材料和/或介电材料结合到包埋式绝缘层中。这样，可以获得具有优良性能的非易失性存储晶体管元件和/或可以提高反向偏置机构的效率。

【技术实现步骤摘要】
包括具有增强功能的包埋式绝缘层的晶体管元件
大体而言，本公开涉及半导体器件，其包括基于SOI(绝缘体上半导体)架构形成的晶体管元件，即包括包埋式绝缘层。
技术介绍
在小信号处理以及电源应用方面，半导体器件领域取得了重大进展。具体而言，半导体器件的临界尺寸的持续缩放已经在模拟和数字电路(例如微控制器、CPU、GPU等)的整体复杂性方面取得了卓越成就，其中在非常复杂的微处理器中，可以实现多达数亿或甚至超过10亿个单独的晶体管元件，以形成一个或多个复杂电路。除了稳定地减小代表任何复杂电路的骨干的晶体管元件的临界尺寸外，为了促进出色的性能，还考虑了各个其它方面。例如，当尝试进一步增强电路性能的某些方面如信号处理速度、功耗、信息密度、可处理性等时，可以采取不同的方法以符合这些不同方面。例如，当稳定地减小场效应晶体管的临界尺寸——例如目前处于大约30纳米的数量级并且在复杂的小信号应用中甚至更小的栅长——时，可能必须采取某些措施以对抗伴随减小的栅长的各种负面影响。在这方面，针对短栅长的减少的沟道控制、沟道区域中的掺杂剂浓度的变化等可以代表可能必须被抵消以充分利用与减小的栅长相关联的优点的一些不利影本文档来自技高网...

【技术保护点】
1.一种晶体管元件，包括：沟道区域，其形成在半导体层中并且在侧向上位于漏极区域与源极区域之间；形成在所述沟道区域上的控制栅极结构；包埋式绝缘层堆，其形成在所述半导体层的下方并且包括至少两个不同的介电材料层；和半导体本体区域，其形成在所述包埋式绝缘层堆的下方并且连接成用于接收控制电压。

【技术特征摘要】
2017.06.14 US 15/6224971.一种晶体管元件，包括：沟道区域，其形成在半导体层中并且在侧向上位于漏极区域与源极区域之间；形成在所述沟道区域上的控制栅极结构；包埋式绝缘层堆，其形成在所述半导体层的下方并且包括至少两个不同的介电材料层；和半导体本体区域，其形成在所述包埋式绝缘层堆的下方并且连接成用于接收控制电压。2.根据权利要求1所述的晶体管元件，其中，所述包埋式绝缘层堆包括电荷俘获层。3.根据权利要求2所述的晶体管元件，其中，所述电荷俘获层包含氮和铪中的至少一者。4.根据权利要求2所述的晶体管元件，其中，所述包埋式绝缘层堆还包括形成为将所述电荷俘获层与所述半导体层分离开的阻挡介电层。5.根据权利要求2所述的晶体管元件，其中，所述包埋式绝缘层堆还包括形成为使得电荷载体能够隧穿其中并且将所述电荷俘获层与所述半导体本体区域分离开的电荷隧穿层。6.根据权利要求2所述的晶体管元件，其中，所述半导体本体区域包括用于调节要被俘获在所述电荷俘获层中的电荷载体的类型的掺杂区域。7.根据权利要求6所述的晶体管元件，其中，所述半导体本体区域包括用于调节要被俘获在所述电荷俘获层中的电荷载体的类型的又一掺杂区域，并且其中所述又一掺杂区域具有与所述掺杂区域相反的导电类型。8.根据权利要求1所述的晶体管元件，其中，所述包埋式绝缘层堆包括至少一个高k介电层，所述高k介电层包括高k介电材料。9.根据权利要求8所述的晶体管元件，其中，所述包埋式绝缘层堆还包括两个或更多个非高k介电层，所述非高k介电层包括具有10以下的介电常数的介电材料。10.根据权利要求8所述的晶体管元件，其中，所述至少一个高k介电层的厚度大于所述包埋式绝缘层堆的任何非高k介电层的厚度。...

【专利技术属性】
技术研发人员：R·里希特，J·W·珀斯，S·拜尔，S·丁克尔，S·钱德拉谢卡尔，ZY·吴，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY