基于锁相环和标准尺延迟线的时钟发生装置及其实现方法制造方法及图纸

基于锁相环和标准尺延迟线的时钟发生装置及其实现方法，属于时钟技术领域，本发明专利技术为解决现有技术仅能实现从频率到频率的转换的问题。本发明专利技术鉴频鉴相器的UP输出端和DN输出端分别连接电荷泵的UP输入端和DN输入端，电荷泵的电流输出端连接滤波器的电流输入端，滤波器的输出端连接压控振荡器的输入端，压控振荡器的时钟信号输出端同时连接第一分频器的时钟信号输入端和第二分频器的时钟信号输入端，第一分频器的Q输出端连接鉴频鉴相器的FB输入端，第一分频器的QN输出端连接标准尺延迟线的输入端，标准尺延迟线的输出端连接到鉴频鉴相器的FBN输入端，第二分频器的输出作为时钟发生装置的输出。本发明专利技术用于时钟计量。

【技术实现步骤摘要】
基于锁相环和标准尺延迟线的时钟发生装置及其实现方法
本专利技术涉及一种基于锁相环原理和标准尺延迟线构建的时钟发生装置及其实现方法，属于时钟

技术介绍
随着时代的发展，计量的准确性在军事、航天和通信等方面越来越重要，计量的精度需要基准频率源的支持，目前使用最广泛的基准源是晶体振荡器和原子钟。晶体振荡器是一种电子电路，它利用晶体材料的压电效用产生机械共振，就得到了一个频率电信号。如果在晶振中不采取温度补偿等措施，晶振的频率稳定度只有10-5量级，加入温度补偿电路以后，晶振的频率稳定度可以达到10-6～10-8量级，恒温晶振的稳定度更高，能达到10-8～10-10量级。高稳定度的晶振的缺点是价格昂贵且频点受限制。一般高端的恒温晶振往往需要单独的调试，无法批量生产，使得价格十分昂贵。晶振电路通常是围绕着少数几个频率标准来制造的，如10MHz、10MHz、33.33MHz和40MHz。它是利用原子和分子内部能级间的量子跃迁谱线作为参考，通过伺服环路将晶体振荡器(或者是激光源)的频率锁定到该原子或分子的跃迁频率之上，使晶体振荡器(或者是激光源)的频率具有和原子或分子跃迁频率相同的频率稳定度。一般原子钟的频率稳定度能达到10-12～10-15量级，最新研制的原子光钟频率稳定度为10-16～10-17量级，但是原子钟系统实现难度极大，比起高稳晶振造价还要昂贵许多，而且体积大，无法携带，一般只有在国家级的授时中心才有。晶振和原子钟的应用电路如图1所示，图1中的外接频率源是晶振或者原子钟，图1的原理就是通过负反馈，调节压控振荡器的输出时钟，最终使得分频器的输出时钟信号频率和外接频率源的时钟频率一致，这是一个从频率到频率的转换。
技术实现思路
本专利技术目的是为了解决现有技术仅能实现从频率到频率的转换的问题，提供了一种基于锁相环和标准尺延迟线的时钟发生装置及其实现方法。本专利技术所述基于锁相环和标准尺延迟线的时钟发生装置，该时钟发生装置包括标准尺延迟线和锁相环；锁相环包括鉴频鉴相器、电荷泵、滤波器，压控振荡器、第一分频器和第二分频器；鉴频鉴相器的UP输出端和DN输出端分别连接电荷泵的UP输入端和DN输入端，电荷泵的电流输出端Iout连接滤波器的电流输入端，滤波器的输出端Vctrl连接压控振荡器的输入端，压控振荡器的时钟信号输出端Vout同时连接第一分频器的时钟信号输入端和第二分频器的时钟信号输入端，第一分频器的Q输出端连接鉴频鉴相器的FB输入端，第一分频器的QN输出端连接标准尺延迟线的输入端，标准尺延迟线的输出端连接到鉴频鉴相器的FBN输入端，第二分频器的输出OUT作为时钟发生装置的输出。本专利技术所述基于锁相环和标准尺延迟线的时钟发生装置的实现方法，该时钟发生装置的实现方法的具体过程为：步骤1、环路上电，压控振荡器开始工作；步骤2、启动电路将鉴频鉴相器、第一分频器和第二分频器复位；步骤3、鉴频鉴相器的UP输出端、DN输出端、第一分频器的Q输出端、QN输出端、第二分频器的输出OUT均为0；步骤4、上电过程结束，启动信号失效；步骤5、第一分频器对压控振荡器的输出时钟信号进行分频；步骤6、第一分频器的Q输出端连接鉴频鉴相器的FB输入端，第一分频器的QN输出端连接标准尺延迟线的输入端，标准尺延迟线不改变QN的波形；步骤7、鉴频鉴相器检测FB输入端和FBN输入端之间的相位差：当FB输入端的相位领先于FBN输入端的相位时，鉴频鉴相器的UP输出端输出脉冲信号，脉冲信号的高电平时间为FB输入端的相位领先于FBN输入端的相位差，鉴频鉴相器的DN输出端为低电平；当FB输入端的相位滞后于FBN输入端的相位时，鉴频鉴相器的DN输出端输出脉冲信号，脉冲信号的高电平时间为FB输入端的相位滞后于FBN输入端的相位差，鉴频鉴相器的UP输出端为低电平；步骤7、鉴频鉴相器的UP输出端和DN输出端分别连接电荷泵的UP输入端和DN输入端：当UP输出端为高电平时，电荷泵对滤波器充电，压控振荡器的控制电压升高，压控振荡器的时钟信号输出端Vout输出的时钟信号频率变小，时钟周期变长；当DN输出端为高电平时，电荷泵对滤波器放电，压控振荡器的控制电压降低，压控振荡器的时钟信号输出端Vout输出的时钟信号频率变大，时钟信号周期变短；完成整体环路的负反馈控制。本专利技术的优点：晶振和原子钟其实都是找到一个基准频率，然后将这个基准频率提取出来作为时间基准，本专利技术所述基于锁相环和标准尺延迟线的时钟发生装置的基准是一段标准尺延迟线，完成了从延时到频率的转换。本专利技术实现了从延迟信息到时钟信号的转换，标准尺延迟线的延时时间作为整个时钟发生装置的基准，信号在经过标准尺延迟线后，相位滞后，鉴频鉴相器检测相位信息并将其输出到电荷泵，电荷泵将相位信息转换为电流信息，滤波器将电流信息转换为电压信息，压控振荡器将电压信息转换为时钟信号，分频器再将时钟信号传递到标准尺延迟线，从而实现了整体环路的负反馈控制。本专利技术基于锁相原理及标准尺延迟线构建的时钟发生装置，原理不同于晶振和原子钟，标准尺延迟线可以做成零温度系数，因此可以达到很高的稳定度，输出时钟的频率取决于标准尺延迟线的延迟时间，也就是标准尺延迟线的长度，所以可以得到一个很宽范围内的任意时间频率，本专利技术的电路都采用CMOS技术，可以集成，批量生产，具有体积小、重量轻和成本低的优势。附图说明图1是晶振或原子钟应用电路结构图；图2是本专利技术所述基于锁相环和标准尺延迟线的时钟发生装置的结构示意图；图3是第一分频器输出时钟周期小于10ns时各信号时序图；图4是第一分频器输出时钟周期大于10ns时个信号时序图；图5是压控振荡器的电路结构示意图；图6是第一分频器的结构示意图；图7时现有技术的分频器各信号时序图；图8时采用图6的分频器各信号时序图。具体实施方式具体实施方式一：下面结合图2说明本实施方式，本实施方式所述基于锁相环和标准尺延迟线的时钟发生装置，该时钟发生装置包括标准尺延迟线1和锁相环2；锁相环2包括鉴频鉴相器201、电荷泵202、滤波器203，压控振荡器204、第一分频器205和第二分频器206；鉴频鉴相器201的UP输出端和DN输出端分别连接电荷泵202的UP输入端和DN输入端，电荷泵202的电流输出端Iout连接滤波器203的电流输入端，滤波器203的输出端Vctrl连接压控振荡器204的输入端，压控振荡器204的时钟信号输出端Vout同时连接第一分频器205的时钟信号输入端和第二分频器206的时钟信号输入端，第一分频器205的Q输出端连接鉴频鉴相器201的FB输入端，第一分频器205的QN输出端连接标准尺延迟线1的输入端，标准尺延迟线1的输出端连接到鉴频鉴相器201的FBN输入端，第二分频器206的输出OUT作为时钟发生装置的输出。具体实施方式二：下面结合图2说明本实施方式，本实施方式对实施方式一作进一步说明，该时钟发生装置还包括启动电路3；启动电路3的复位输出端同时连接鉴频鉴相器201的复位输入端、第一分频器205的复位输入端和第二分频器206的复位输入端。本实施方式中，鉴频鉴相器201、第一分频器205和第二分频器206的初始状态非常重要，启动电路3用于保证初始状态不出错。具体实施方式三：本实施方式对实施方式一作进一步说明，第一分频器205本文档来自技高网...

【技术保护点】
1.基于锁相环和标准尺延迟线的时钟发生装置，其特征在于，该时钟发生装置包括标准尺延迟线(1)和锁相环(2)；锁相环(2)包括鉴频鉴相器(201)、电荷泵(202)、滤波器(203)，压控振荡器(204)、第一分频器(205)和第二分频器(206)；鉴频鉴相器(201)的UP输出端和DN输出端分别连接电荷泵(202)的UP输入端和DN输入端，电荷泵(202)的电流输出端Iout连接滤波器(203)的电流输入端，滤波器(203)的输出端Vctrl连接压控振荡器(204)的输入端，压控振荡器(204)的时钟信号输出端Vout同时连接第一分频器(205)的时钟信号输入端和第二分频器(206)的时钟信号输入端，第一分频器(205)的Q输出端连接鉴频鉴相器(201)的FB输入端，第一分频器(205)的QN输出端连接标准尺延迟线(1)的输入端，标准尺延迟线(1)的输出端连接到鉴频鉴相器(201)的FBN输入端，第二分频器(206)的输出OUT作为时钟发生装置的输出。

【技术特征摘要】
1.基于锁相环和标准尺延迟线的时钟发生装置，其特征在于，该时钟发生装置包括标准尺延迟线(1)和锁相环(2)；锁相环(2)包括鉴频鉴相器(201)、电荷泵(202)、滤波器(203)，压控振荡器(204)、第一分频器(205)和第二分频器(206)；鉴频鉴相器(201)的UP输出端和DN输出端分别连接电荷泵(202)的UP输入端和DN输入端，电荷泵(202)的电流输出端Iout连接滤波器(203)的电流输入端，滤波器(203)的输出端Vctrl连接压控振荡器(204)的输入端，压控振荡器(204)的时钟信号输出端Vout同时连接第一分频器(205)的时钟信号输入端和第二分频器(206)的时钟信号输入端，第一分频器(205)的Q输出端连接鉴频鉴相器(201)的FB输入端，第一分频器(205)的QN输出端连接标准尺延迟线(1)的输入端，标准尺延迟线(1)的输出端连接到鉴频鉴相器(201)的FBN输入端，第二分频器(206)的输出OUT作为时钟发生装置的输出。2.根据权利要求1所述的基于锁相环和标准尺延迟线的时钟发生装置，其特征在于，该时钟发生装置还包括启动电路(3)；启动电路(3)的复位输出端同时连接鉴频鉴相器(201)的复位输入端、第一分频器(205)的复位输入端和第二分频器(206)的复位输入端。3.根据权利要求1所述的基于锁相环和标准尺延迟线的时钟发生装置，其特征在于，第一分频器(205)为环路内的分频器，第一分频器(205)的Q输出端和QN输出端对称。4.根据权利要求1所述的基于锁相环和标准尺延迟线的时钟发生装置，其特征在于，第二分频器(206)为外接负载的分频器。5.基于权利要求2所述基于锁相环和标准尺延迟线的时钟发生装置的实现方法，其特征在于，该时钟发生装置的实现方法的具体过程为：步骤1、环...

【专利技术属性】
技术研发人员：王永生，赵罕，付方发，韩维佳，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：黑龙江,23